サーバ用CPUのハードウェア資源削減に基づくチップマルチプロセッサの設計(アーキテクチャ一般及びチップマルチプロセッサ)(デザインガイア2003 : VLSI設計の新しい大地を考える研究会)
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概要
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ビジネスアプリケーション分野で使用されるシステムは,単体スレッドの性能よりむしろスループット性能が要求される.この要件に答えるため我々は小型のプロセッサを複数搭載したCMPの検討を行っている.本論文は,既存のサーバプロセッサであるSPARC64 Vをベースした小型CPUコアの設計について述べたものである.SPARC64 Vのシミュレータや実チップデータを利用しながら,4ステップにわたる段階的なハードウェア削減を行った結果,コア面積で54.5%,性能で70.9%程度を達成するCPUコアが実装できることがわかった.またこのコアを用いた2コアCMPによりほぼ同一チップ面積で22%のスループット向上が得られることを確認した.
- 一般社団法人情報処理学会の論文
- 2003-11-27
著者
-
安島 雄一郎
富士通株式会社
-
安里 彰
富士通株式会社
-
安里 彰
株式会社富士通研究所ペタスケールコンピューティング推進室
-
安里 彰
(株)富士通研究所
-
安里 彰
新情報富士通研
-
安藤 寿茂
富士通株式会社
-
河場 基行
(株)富士通研究所コンピュータシステム研究部
-
大河原 英喜
(株)富士通研究所
-
安島 雄一郎
(株)富士通研究所
-
大河原 英喜
富士通研究所
-
河場 基行
富士通研究所
-
大河原 英喜
東京大学先端科学技術研究センター:(現)株式会社富士通研究所
-
河場 基行
(株)富士通研究所
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