多重レジスタリネーミング方式
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概要
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プロセサの高速化手法の一つであるレジスタリネーミング[1]をハードウェアでインプリメントする場合、Rarc個のアーキテクチャレジスタに対し、それより多いRren個のレジスタを用意して、それらをマッピングするのが普通である。一方、コンパイラがプロセサの性能を充分に引き出すようなコードを生成するためには、レジスタの個数がRarc個では不足に感じることが多い。特に、スーパスカラやVLIWプロセサ等の実行並列度を向上させるためのコードスケジューリングを行なう場合この傾向は顕著になる。我々は、レジスタリネーミングのために用意された余剰なRren-Rarc個のレジスタを有効に活用して、コンパイラが使用できるレジスタ数を実質的に増やす方式である、多重レジスタリネーミング方式を本論文で提案し、その効果について議論する。
- 一般社団法人情報処理学会の論文
- 1993-09-27
著者
-
安里 彰
株式会社富士通研究所ペタスケールコンピューティング推進室
-
細井 聡
富士通研究所
-
新井 正樹
富士通研究所
-
細井 聡
富士通
-
安里 彰
富士通研究所システム開発LSI研究所
-
新井 正樹
新情報富士通研
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- J.D.ウルマン 著, 都倉信樹, 萩原兼一, 和田幸一, 平山正治, 瀬尾和男 共訳, "VLSI計算の諸側面VLSI設計のための理論とアルゴリズム", 近代科学社, B5 判, 458p.,\8,800, 1990