Balsaフレームワークを用いた同期式FPGA上での非同期回路の小面積設計
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概要
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本論文では同期式FPGAへの実装に適した小面積な非同期回路の設計手法を提案する. FPGAに実装されるアプリケーションの消費電力を最小化するためには同期/非同期混在設計が有効である.非同期回路の記述言語としてはBalsaが提案されているが,合成される回路の規模が大きいという問題がある.そこで本論文ではBalsaから生成されるゲートレベルネットリストを最適化する手法を提案する.まず,非同期回路で頻繁に使用されるC素子のFPGAに適した構成を提案する.また,アプリケーションにおいて頻繁に使用されるキャリー付き加算器や定数加算器の小面積な実装を提案する.提案手法の導入により,4ビットカウンターでは26%,乗算器では47%占有リソースが削減された.
- 一般社団法人電子情報通信学会の論文
- 2012-09-11
著者
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