セル置換とバッファ挿入による低消費電力化手法
スポンサーリンク
概要
- 論文の詳細を見る
LSIの電力消費Pの原因は配線j自身の寄生容量Pj(W)、配線jに接続するセルの入力端子容量Pj(F)、セルi内部のトランジスタの寄生容量の充放電Pi(t)、セルiの貫通電流Pi(r)によるものに分けることができる。Pj(W)による消費電力は配線長で、Pj(F),Pi(t)はセルのサイズで、Pi(r)は入力信号のスイッチング速度で制御する事ができる。本稿では、小規模な回路変更により、Pj(F),Pi(t),Pi(r)を抑制する低電力化手法について述べる。提案手法は従来手法と異なり、バッファ挿入を積極的に行う、一度タイミング的に最悪な状態を作ることで処理すべき箇所の特定を行うという特徴を持つ。以下、本手法の処理の詳細を述べ、最後に実験結果を示す。
- 社団法人電子情報通信学会の論文
- 1996-09-18
著者
-
村方 正美
東芝セミコンダクター社
-
南 文裕
東芝セミコンダクター社
-
南 文裕
(株)半導体理工学研究センター(STARC)
-
青木 孝哲
(株)東芝 半導体設計・評価技術センター
-
村方 正美
(株)東芝 半導体設計・評価技術センター
-
青木 孝哲
株式会社東芝半導体事業本部
-
南 文裕
(株)東芝 半導体システム技術センター
-
村方 正美
(株)東芝半導体設計・評価技術セター
関連論文
- モジュールの電圧/周波数を動的に制御したH.264/MPEG-4 Audio/Visual Codec LSI(VLSI一般(ISSCC2005特集))
- クロストーク遅延予防のための詳細配線制約生成手法(VLSIの設計/検証/テスト及び一般配置配線)
- クロストーク遅延予防のための詳細配線制約生成手法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- クロストーク遅延予防のための詳細配線制約生成手法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- クロストーク遅延予防のための詳細配線制約生成手法
- 多段ゲーティング制御におけるクロックツリー合成手法
- 多段ゲーティング制御におけるクロックツリー合成手法
- 多段ゲーティング制御におけるクロックツリー合成手法
- A-3-3 高速信号伝送用の線路形状最適化
- STARCにおける物理設計技術開発の課題と活動
- STARCにおける物理設計技術開発の課題と活動
- 高性能 VLSI のクロック配線方式
- 予想配線長算出方法
- レイアウトを考慮したファンアウト分解手法
- 高速伝送用線路の電気的特性と形状最適化
- 高速伝送用線路の電気的特性と形状最適化
- 高速伝送用線路の電気的特性と形状最適化
- PA-1 ディープサブミクロンを拓く回路理論の課題
- 多電源を用いた低消費電力化設計手法 (電子システムの設計技術と設計自動化)
- 多電源を用いた低消費電力化設計手法のメディア・プロセッサーへの適用
- ブランチスラック法による超高速パス抽出アルゴリズム
- セルアレイ拡張方式を用いたDRAMモジュールジェネレータ
- セルアレイ拡張方式を用いたDRAMモジュールジェネレータ
- 混載ASIC用DRAMモジュールジェネレータ
- 混載ASIC用DRAMモジュールジェネレータ
- セル置換とバッファ挿入による低消費電力化手法
- 高性能ASICのレイアウト技術 (ULSI CAD)
- 配線RC遅延算出のための配線径路予測方法
- ゲートアレイ自動配置におけるセルの重なり除去手法
- ギガヘルツの壁を超える超高速クロック設計技術
- タイミング最適化ECOの実験と評価
- クロストーク遅延予防のための詳細配線制約生成手法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- LSI内のクロック分配CAD技術
- ディレイ・スキュー最小化のための線幅最適化クロック配線手法
- 信号間相関を考慮した確率的消費電力見積方法