LSI内のクロック分配CAD技術
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概要
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ゲート長かティーブサブミクロン世代となるに伴い、配線の寄生抵抗・寄生容量による配線ディレイが顕在化し、さらに実チップにおいては各記憶素子への径路も違うため、クロック信号の到達時間差すなわちクロックスキェーが大きな問題となっている。このため、超高速動作LSIの実現にはスキュー最小化機能を持つクロック信号専用のレイアウトCAD技術が必要となってきた。本稿では、こうしたCAD技術の紹介と実チップでの適用例および最近のトピックについて報告する。
- 社団法人電子情報通信学会の論文
- 1996-09-18
著者
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南 文裕
東芝セミコンダクター社
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南 文裕
(株)東芝 半導体システム技術センター
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高野 みどり
(株)東芝 半導体システム技術センター
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南 文裕
株式会社東芝半導体事業本部
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高野 みどり
株式会社東芝半導体事業本部
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