JFET-CMOS混載技術によるセンサインターフェース用演算増幅器の低雑音化(アナログ・デジアナ・センサ, 通信用LSI)
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概要
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CMOSでシステムを構成した場合, MOSFETが持つ1/f雑音は特に種々の物理信号を扱うセンサ用途においてSNRを劣化させる要因となる.本研究では, この1/f雑音を低減するため低雑音素子JFETをCMOSと同一基板上に形成した増幅器を製作する.JFETはチャネルが基板内部に形成されるため, チャネルが界面準位の影響を受けるMOSFETとは異なり1/f雑音が小さいという特徴がある.また, このJFETはCMOS工程に若干の追加を施すだけで集積化が可能である.本稿ではCMOSによる増幅器の雑音源を明確化し, その箇所へのJFET適用による回路の1/f雑音の低減効果, ならびにその試作と評価について述べる.
- 2005-07-08
著者
-
澤田 和明
豊橋技術科学大学電気・電子工学系
-
石田 誠
豊橋技術科学大学
-
澤田 和明
豊橋技術科学大学
-
高尾 英邦
豊橋技術科学大学
-
Sawada K
Shizuoka Univ. Hamamatsu
-
Ishida M
Univ. Tsukuba Tsukuba Jpn
-
江戸 勇介
豊橋技術科学大学電気・電子工学系
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