疑似電源線クランプ方式を用いた低Vt CMOS回路向けパワーダウン構成
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概要
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低Vt CMOS回路向けパワーダウン構成である疑似電源線クランプ方式(VRC)の提案と基本検討をおこなった。VRC方式は、非常に簡単な構成でスリープ・モードでのリーク電流低減とデータ保持を実現可能である。さらに通常のシングルVt CMOSプロセスで製造可能、スリープ・モード専用のデータ保持回路が不要、等の特徴を有している。このVRCを適用した24ビット積和演算器マクロを開発し、0.25μm CMOSで試作・評価した。動作速度の劣化無しに98%リーク電流が低減され、VRCの有効性を実証した。
- 社団法人電子情報通信学会の論文
- 1998-06-19
著者
-
熊谷 浩一
Nec Ulsiデバイス開発研究所
-
吉田 宏
Nec Ulsiデバイス開発研究所
-
山田 和志
Nec Ulsiデバイス開発研究所
-
熊谷 浩一
NECULSIデバイス開発研究所
-
岩城 宏明
NECULSIデバイス開発研究所
-
吉田 宏
NECULSIデバイス開発研究所
-
鈴木 久満
NECULSIデバイス開発研究所
-
山田 和志
NECULSIデバイス開発研究所
-
黒沢 晋
NECULSIデバイス開発研究所
-
岩城 宏明
NEC ULSIデバイス開発研究所
-
鈴木 久満
NEC ULSIデバイス開発研究所
-
黒沢 晋
NEC ULSIデバイス開発研究所
-
吉田 宏
Nec 先端デバイス開発本部
-
鈴木 久満
Nec 先端デバイス開発本部
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