低電圧SRAMマクロの速度ばらつき低減設計法
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概要
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低電圧アナログ回路の設計においては, 以下の理由でプロセスばらつきによる動作速度の変動が特に大きな問題となる。i) 一定のプロセスばらつきに対して, 電源電圧V_<dd>が低くなるほど動作速度の変動が増大する。ii) 微小振幅信号を扱う場合には, わずかなプロセスばらつきであっても多大な影響を受ける。そこで, 品質工学におけるパラメータ設計法を低電圧SRAMマクロ(0.35μmルール, V_<dd><1.5V, V_<th>=+0.2V/-0.5V)のセンスアンプ部の回路設計に応用し, 遅延時間t_<pd>の短縮とその変動抑制の両立を図った。
- 社団法人電子情報通信学会の論文
- 1997-03-06
著者
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熊谷 浩一
Nec Ulsiデバイス開発研究所
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山田 和志
Nec Ulsiデバイス開発研究所
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岩城 宏明
NEC ULSIデバイス開発研究所
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黒沢 晋
NEC ULSIデバイス開発研究所
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黒澤 晋
NEC ULSIデバイス開発研究所
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