貼り合わせSOI基板に作製したC帯(3.9〜6.2GHz)SOIパワーMOSFET
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概要
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0.4ミクロンルールタングステンポリサイドゲートプルセスを用いて貼り合わせ SOI基板上にRFパワーMOSFETを試作した。ゲート長0.4ミクロン、オフセット長0.4ミクロンの時の耐圧は10Vであった。また、電源電圧3.0V、周波数2GNzの時、電力付加効率66%、飽和出力24dBmであった。また、周波数5.8GHzの時、電力付加効率52%、飽和出力20.3dBmであった。0.5ミクロンルールで試作したSOI パワーMOSFETに比べ、高性能であった。これらの結果より、0.4ミクロンCMOS技術は、C帯に適用可能である。
- 社団法人電子情報通信学会の論文
- 2001-03-08
著者
-
酒井 達郎
Ntt通信エネルギー研究所
-
平岡 靖史
NTT環境エネルギー研究所
-
松本 聡
NTT通信エネルギー研究所
-
平岡 靖史
NTT通信エネルギー研究所
-
松本 聡
NTT環境エネルギー研究所
-
酒井 達郎
NTT入出力システム研究所
-
平岡 靖史
日本電信電話株式会社 NTT環境エネルギー研究所
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