CMOS組み合わせ回路のための相関を考慮した統計的静的遅延解析手法
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概要
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ディープサブミクロン時代におけるVLSI物理設計では, 要求性能を満たす回路を歩留まり良く設計するため, 製造プロセスのばらつきが回路性能(特に, クリティカルパス遅延)のばらつきにどのような影響を与えるかを見積もる技術が必要となる.このようなばらつきを精確に見積もることができれば, 過剰な設計マージンを除去し, より低消費電力で小面積の回路を設計することができる.本文では, 遅延のばらつきが正規分布で与えられたとき, CMOS組み合わせ回路のクリティカルパス遅延のばらつきを見積もる新しい手法を提案する.この手法は, 再収斂するような信号伝達パスがある場合, これらのパスの遅延の相関を考慮できるだけでなく, 一つの論理ゲートに含まれるトランジスタのスイッチング遅延の相関や, 同一ネットに属す配線遅延の相関も取り扱うことができる.
- 社団法人電子情報通信学会の論文
- 2000-11-23
著者
-
福井 正博
立命館大学理工学部
-
田中 正和
松下電器産業株式会社半導体先行開発センター
-
築山 修治
中央大学理工学部
-
福井 正博
松下電器産業株式会社 半導体研究センター
-
西本 周二
中央大学理工学部電気電子情報通信工学科
-
福井 正博
立命館大学理工学部電子情報デザイン学科
-
築山 修治
中央大学理工学研究科
-
福井 正博
松下電器産業 半導体先行開セ
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