MTCMOSパワーゲーティング回路の性能モデル化の一検討(低消費電力設計,信号処理,LSI,及び一般)
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概要
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90nm世代以前のプロセスでは,消費電力の大部分は負荷容量の充放電により消費される動的消費電力であったが,プロセス技術の発達に伴い65nm,45nmの世代では,トランジスタのリーク電流によって消費される電力である静的消費電力が増加する傾向にある.具体的には,65nm以降のプロセスになるとリーク電流が50%から70%に達すると予想されている.この為,リーク電流を削減することのできる低消費電力化技術のMTCMOS設計などが重要となる.本稿では,MTCMOSの性能モデル化方法について示す.
- 2008-06-19
著者
-
福井 正博
立命館大学理工学部
-
福井 正博
立命館大学理工学部電子情報デザイン学科
-
福井 正博
立命館大学電気情報デザイン学科
-
彦坂 勇介
立命館大学大学院理工学研究科
-
立川 雄一郎
立命館大学大学院理工学研究科
-
宮島 淳企
立命館大学理工学部電子情報デザイン学科
-
福井 正博
立命館大学
-
福井 正博
立命館大 理工
-
宮島 淳企
立命館大学理工学研究科
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