製造ばらつきを考慮した電源電圧低下による回路タイミングエラー危険度解析と電源配線最適化(信号処理,LSI,及び一般)
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概要
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VLSIの微細化技術の進展により,製造ばらつき、および、回路性能ばらつきが大きな課題となってきている.その中で,LSIを高速かつ安定に動作させるためにはばらつきによるタイミングエラーの危険度を十分考慮した電源配線設計が重要である.従来より,IRドロップを最適化の指標として扱う手法の提案が多くあるが,IRドロップ自体は間接的な指標であるため,真の課題解決のためにはあいまいな指標となっていたのではないかと疑問が生じる.本稿は,IRドロップによって生じる"回路タイミングエラーの危険度"をより直接的な課題として捉え,最適化の指標とするアプローチを提案する.また,その有効性について実験結果によって議論する.
- 社団法人電子情報通信学会の論文
- 2007-06-15
著者
-
福井 正博
立命館大学理工学部
-
川上 善之
立命館大学大学院理工学研究科
-
築山 修治
中央大学理工学部
-
築山 修治
中央大学大学院理工学研究科
-
築山 修治
中央大学理工学部電気電子情報通信工学科
-
福井 正博
立命館大学電気情報デザイン学科
-
寺尾 誠
立命館大学大学院理工学研究科
-
草野 健次
立命館大学大学院理工学研究科
-
福井 正博
立命館大学
-
築山 修治
中央大学理工学研究科
-
草野 健次
立命館大学理工学部電気電子工学科
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