レイアウトを考慮したトランジスタサイジングの一手法
スポンサーリンク
概要
- 論文の詳細を見る
レイアウト合成時のトランジスタの拡散領域の容量を精度良く評価して、トランジスタのゲート幅の最適化を行う手法について報告する。従来手法では、拡散の共有化やトランジスタの折り返しといったレイアウト合成時に変化する容量や面積を正確に見積もっていなかった。本手法では、回路性能に大きな影響を与えるトランジスタの拡散領域の共有化の行なわれる箇所をトランジスタの接続関係やゲート幅から推定し、その推定に基づいてレイアウト合成時の拡散領域の容量をより正確に見積り、定式化し、最適なトランジスタサイズの決定に用いるものである。本手法によるクリティカルパス遅延の最適化では、最大10%の改善効果が得られた。
- 社団法人電子情報通信学会の論文
- 1997-03-07
著者
関連論文
- スタンダードセル方式ブロックの形状見積りの方法と評価
- リーフセル回路最適化手法(システムLSIの設計技術と設計自動化)
- 製造ばらつきを考慮したマクロセルレイアウト合成システム
- 統計的静的遅延解析における偽パス除去手法について
- CMOS組み合わせ回路のための相関を考慮した統計的静的遅延解析手法
- マクロセルの最適レイアウト合成システム
- レイアウトを考慮した容量/面積推定モデルおよびトランジスタサイズ最適化手法 (電子システムの設計技術と設計自動化)
- トランジスタのサイズと折り返しとの同時最適化手法
- レイアウトを考慮したトランジスタサイジングの一手法
- 屈曲ゲートを用いたレイアウト合成手法とその評価
- リーフセル合成のための一配線手法(電子システムの設計技術と設計自動化)
- リーフセル用配線システム
- リーフセル用配線システム
- シｰ･オブ･セルズ型レイアウト･アｰキテクチャの提案 : 最適なセル列高さに合わせたリｰフ･セル再合成
- VLSIのリーフセル合成に関する一手法 : コンパクション方法の開発とその評価
- VLSIのリーフセル合成に関する一手法(コンパクション方法の開発とその評価)
- 製造ばらつきを考慮したマクロセルレイアウト合成システム
- CMOS組み合わせ回路のための相関を考慮した統計的静的遅延解析手法
- CMOS組み合わせ回路のための相関を考慮した統計的静的遅延解析手法
- マクロセルの最適レイアウト合成システム
- 統計的静的遅延解析における偽パス除去手法について
- 統計的静的遅延解析における偽パス除去手法について
- レイアウトを考慮したトランジスタサイジングの一手法
- セル合成におけるトランジスタ配置手法
- 屈曲ゲートを用いたセルレイアウト最適化手法
- トランジスタのレイアウトモデルに柔軟性を持たせたコンパクション手法