時間トレース理論に基づく非同期式回路の検証について
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概要
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従来, 非同期式回路の設計検証においては, 主に素子の遅延時間は0から無限大として取り扱われてきた. しかし, どんなに遅延時間が大きくても正しく動作するように設計しようとすると, 回路が複雑になり結果として動作速度が低下する. そこで, 最近では素子の最大遅延はある有限値であると仮定し, その仮定のもとで回路を設計することが行なわれている. しかし, このようにして設計された回路は, 従来のいわゆるuntimedモデルに基づく検証方式では設計の正しさを確認できない. そこで, このような回路をより正確にモデル化するために実時間制約を表現できるモデルと, それに基づく検証方式が必要となる. 本稿では, 時間トレース理論による検証方式の理論的形式化と, タイムペトリネットに基づく検証アルゴリズムの正しさの証明を与える.
- 社団法人電子情報通信学会の論文
- 1997-08-19
著者
-
米田 友洋
国立情報学研究所
-
米田 友洋
東京工業大学大学院情報理工学研究科計算工学専攻
-
笠 浩史
東京工業大学情報理工学研究科
-
米田 友洋
国立情報学研究所アーキテクチャ科学研究系
-
周 斌
東京工業大学情報理工学研究科計算工学専攻
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