Partial Order Reductionに基づくTimed回路のsafety/timing failure検出アルゴリズムの効率化について
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概要
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実時間の概念を含まない従来のトレース理論に基づく非同期式回路検証方式を拡張し,有限幅遅延を持つ非同期式回路(timed回路)を扱えるように拡張した検証方式が既に提案されている.本稿では,その検証方式を高速化するために,検証に必要な状態空間のみを探索するoartial order reduction技術を適用する方法について述べる.
- 社団法人電子情報通信学会の論文
- 2003-02-14
著者
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