非同期式回路自動合成の高速化について(VLSIの設計/検証/テスト及び一般論理合成及び高位合成)
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概要
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本報告では,非同期式回路の仕様を出力線1本毎に分割し,その各々に対して論理合成を行うことにより,回路全体を高速に合成する手法について考察する.仕様の規模が大きくなると,論理合成に要するコストは急激に増加するため,分割により仕様を小規模に抑えることにより,本手法は従来合成不可能であった規模の回路合成を可能とする.本手法では,まず,着目する出力とそのトリガ信号のみを持つように,与えられた仕様を縮退する.もし,トリガ信号だけでは入力として不十分であり,合成に失敗する場合には,この縮退仕様の状態空間を調べ,最低限必要な入力線を決定する.本稿では,入力線決定アルゴリズムの詳細を述べるとともに,プロトタイプによる実験結果も示す.
- 一般社団法人情報処理学会の論文
- 2003-11-27
著者
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