時間付き信号遷移グラフの効率的縮約について(VLSIの設計/検証/テスト及び一般(デザインガイア))
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概要
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非同期式回路の論理合成を効率良く行うため, 分割に基づく論理合成法が提案されている.この手法では, 各出力毎に十分な数の入力信号集合を求め, それ以外の信号に関するトランジションを(可能ならば)削除することにより, 仕様となる信号遷移グラフを縮約する.これにより, 探索する状態空間を削減し, 効率的に論理合成を行うことができる.この手法を有限幅遅延を持つ非同期式回路の合成に拡張するには, 時間付き信号遷移グラフを縮約する必要があるが, 時間なしの場合と同程度に縮約を行おうとすると, 必要な時間情報が失われ, 最適な回路が合成できなくなる.一方, 時間情報を完全に保存しようとすると, 非常に限定的な縮約しか行えず, 分割に基づく論理合成手法の長所が失われる.そこで, 本稿では, 合成される回路の最適性を考慮し, それに影響を与えないトランジションのみを削除するアルゴリズムを提案する.実験結果から, 提案手法は各種のベンチマーク回路に問題なく適用できること, および, 比較的大きな回路では非常に効果的に時間付き信号遷移グラフの縮約が行えることが分かった.
- 社団法人電子情報通信学会の論文
- 2005-11-25
著者
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