整数線形計画問題に基づいたネットワークオンチップにおけるフォールトトレランスのためのタスクの多重割り当て手法(微細化対応技術,デザインガイア2011-VLSI設計の新しい大地-)
スポンサーリンク
概要
- 論文の詳細を見る
本稿では与えられたNoCモデル,タスクグラフ,NoCノートの想定故障数の下,想定故障数内のNoCノートが故障しても正しく動作できる故障パターンの数を最大にするためのタスク割り当て手法を提案する.提案手法は最適解を求めるために整数線形計画法をベースとしており,メモリサイズ制約やI/Oポート数の制約の範囲で,タスクを静的に複数のNoCノートに多重に割り当てる.また,本稿では整数線形計画モデルを生成するツールも実装する.実験では,通信コストを考慮した場合,そうでない場合において,正しく動作できる故障パターン数と扱える問題のサイズを評価する.
- 2011-11-21
著者
関連論文
- 高信頼オンチップ非同期データ転送技術に関する一検討(高信頼化,2009年並列/分散/協調処理に関する『仙台』サマー・ワークショップ(SWoPP仙台2009))
- AI-1-9 ディペンダブルNOCへの挑戦(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
- 束データ方式による非同期式回路の動作合成手法の提案(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- 束データ方式による非同期式回路の動作合成手法の提案(動作合成/データパス合成,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 同期式仕様記述を用いた非同期式VLSI設計支援CADシステムの構築と評価(VLSIの設計/検証/テスト及び一般論理合成及び高位合成)
- セルコントローラに基づいた非同期制御回路の合成(VLSIの設計/検証/テスト及び一般論理合成及び高位合成)
- 非同期データパス合成における解探索空間の削減(VLSIの設計/検証/テスト及び一般論理合成及び高位合成)
- 同期式仕様記述を用いた非同期式VLSI設計支援CADシステムの構築と評価(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- セルコントローラに基づいた非同期制御回路の合成(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 非同期データパス合成における解探索空間の削減(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 同期式仕様記述を用いた非同期式VLSI設計支援CADシステムの構築と評価
- セルコントローラに基づいた非同期制御回路の合成
- 非同期データパス合成における解探索空間の削減
- 非同期回路におけるデータパス遅延情報を用いた制御信号共有化手法
- 非同期式計算に基づくディペンダビリティ向上へのアプローチ(ディペンダブルコンピューティングシステム及び一般)
- 束データ方式による非同期式回路を対象とした動作合成とフロアプランの統合 (ディペンダブルコンピューティング)
- 束データ方式による非同期式回路を対象とした動作合成とフロアプランの統合 (VLSI設計技術)
- 多値非同期式回路の形式的検証に関する研究
- 束データ方式による非同期式回路を対象とした動作合成とフロアプランの統合
- 非同期式回路に基づく耐劣化故障性実現に関する考察(ディペンダブルコンピューティングシステム及び一般)
- 非同期式回路に基づく耐劣化故障性実現に関する考察(ディペンダブルコンピューティングシステム及び一般)
- 非同期式回路のFPGA実現とその評価(回路・設計手法)
- プロセス代数に基づく非同期式論理回路の設計検証 (非同期式回路/システム設計論文小特集)
- 空調制御ネットワークにおける信号極性確定の分散アルゴリズム
- セルコントローラに基づいた非同期制御回路の合成(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 非同期データパス合成における解探索空間の削減(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- セルコントローラに基づいた非同期制御回路の合成(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 非同期データパス合成における解探索空間の削減(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- FPGA実装を想定した束データ方式による非同期式回路のフロアプラン手法の検討
- 束データ方式による非同期式回路の動作合成手法の提案(動作合成/データパス合成,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 仕様記述言語Balsaからの非同期式回路合成について(論理合成+高位合成)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 仕様記述言語Balsaからの非同期式回路合成について(論理合成+高位合成)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 仕様記述言語Balsaからの非同期式回路合成について(論理合成+高位合成)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 仕様記述言語Balsaからの非同期式回路合成について(論理合成+高位合成)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 非同期式回路自動合成の高速化について(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 非同期式計算に基づくディペンダビリティ向上へのアプローチ(ディペンダブルコンピューティングシステム及び一般)
- FPGA実装を想定した束データ方式による非同期式回路のフロアプラン手法の検討 (ディペンダブルコンピューティング)
- FPGA実装を想定した束データ方式による非同期式回路のフロアプラン手法の検討 (VLSI設計技術)
- 8項 非同期式回路設計技術の現状(4節 通研講演会,第5章 国際会議・シンポジウム等)
- 高並列度仕様からの非同期式回路合成のための信号遷移挿入手法(論理合成,システムLSI設計とその技術)
- 高位仕様記述からの非同期式回路自動合成について(ハードウェア,フォーマルアプローチ論文)
- 時間付き信号遷移グラフの効率的縮約について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 時間付き信号遷移グラフの効率的縮約について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 時間付き信号遷移グラフの効率的縮約について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 時間付き信号遷移グラフの効率的縮約について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 資源制約に基づく高位非同期式回路仕様の変換について(ディペンダブルコンピュータシステム及び一般)
- 資源制約に基づく高位非同期式回路仕様の変換について(ディペンダブルコンピュータシステム及び一般)
- 束データ方式による非同期式回路の動作合成システムについて
- Force-Directed Scheduling アルゴリズムを用いた非同期式データパス回路合成と効率化の検討
- Force-Directed Schedulingアルゴリズムを用いた非同期式データパス回路合成と効率化の検討(論理合成+高位合成)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- Force-Directed Schedulingアルゴリズムを用いた非同期式データパス回路合成と効率化の検討(論理合成+高位合成)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- Force-Directed Schedulingアルゴリズムを用いた非同期式データパス回路合成と効率化の検討(論理合成+高位合成)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- Force-Directed Schedulingアルゴリズムを用いた非同期式データパス回路合成と効率化の検討(論理合成+高位合成)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 同期式仕様記述を用いた非同期式VLSI設計支援CADシステムの構築と評価(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 同期式仕様記述を用いた非同期式VLSI設計支援CADシステムの構築と評価(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 非同期式回路の検証におけるIivenessクラスに関する考察
- ハードウェアによるZBDD処理の実現に関する研究
- ハードウェアによるZBDD処理の実現に関する研究
- ハードウェアによるZBDD処理の実現に関する研究
- Net Unfoldingによるタイムペトリネットの効率的解析
- 有限遅延幅モデルにおける非同期式回路の検証について (テストと設計検証論文特集)
- 時間トレース理論に基づく非同期式回路の検証について
- Failure trace解析に基づくGasP回路の形式的検証
- 星状抽象ペトリネットの解析に関する研究
- 星状抽象ペトリネットの解析に関する研究
- 星状抽象ペトリネットの解析に関する研究
- ZBDDとpartial order reductionに基づく非同期式回路検証方式について
- 非同期式回路検証のためのレベル指向モデルとその効率的解析法について
- 非同期式回路検証のためのレベル指向モデルとその効率的解析法について
- データパスを含む非同期式回路の検証について
- ZBDDに基づく非同期式回路の検証方式
- ZBDDを用いた検証方式におけるpartial order reductionの適用について
- 非同期式回路検証器における使用記憶域削減について
- 非同期式回路検証器における使用記憶域削減について
- 非同期式回路検証器における使用記憶域削減について
- Self-Timed Implementation of Boolean Functions
- Self-Timed Implementation of Boolean Functions
- Self-Timed Implementation of Boolean Functions
- Implementing Fast Boolean QDI Function Blocks
- Implementing Fast Boolean QDI Function Blocks
- Implementing Fast Boolean QDI Function Blocks
- Self-Timed Implementation of Boolean Functions
- Self-Timed Implementation of Boolean Functions
- Self-Timed Implementation of Boolean Functions
- FPGAを対象とした束データ方式による非同期式回路の設計(FPGA応用及び一般)
- n 安全タイムペトリネットの発火規則について
- FPGAを対象とした束データ方式による非同期式回路の設計(FPGA応用及び一般)
- FPGAを対象とした束データ方式による非同期式回路の設計(FPGA応用及び一般)
- シミュレーションを利用した形式的検証システム
- シミュレーションを利用した形式的検証システム
- 束データ方式による非同期式回路の設計支援システムの構築(最適化技術,システム設計及び一般)
- 非同期式回路自動合成の高速化について(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- FPGAを対象としたネットワークオンチップアーキテクチャの設計手法の提案(再構成回路,物理設計及び一般)
- 整数線形計画問題に基づいたネットワークオンチップにおけるフォールトトレランスのためのタスクの多重割り当て手法(微細化対応技術,デザインガイア2011-VLSI設計の新しい大地-)
- 整数線形計画問題に基づいたネットワークオンチップにおけるフォールトトレランスのためのタスクの多重割り当て手法(微細化対応技術,デザインガイア2011-VLSI設計の新しい大地-)
- 整数線形計画問題に基づいたネットワークオンチップにおけるフォールトトレランスのためのタスクの多重割り当て手法
- 整数線形計画問題に基づいたネットワークオンチップにおけるフォールトトレランスのためのタスクの多重割り当て手法
- 束データ方式による非同期式回路を対象としたシミュレーテッドアニーリングとシーケンスペアによるフロアプラン手法
- 束データ方式による非同期式パイプライン回路を対象とした動作合成手法(動作合成(2),デザインガイア2012-VLSI設計の新しい大地-)
- 束データ方式による非同期式回路を対象としたシミュレーテッドアニーリングとシーケンスペアによるフロアプラン手法(物理設計,システム設計及び一般)