高並列度仕様からの非同期式回路合成のための信号遷移挿入手法(論理合成,<特集>システムLSI設計とその技術)
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概要
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論理合成法をベースにした制御回路の自動生成手法は,最適に近い回路が得られる一方で並列性の高い記述に対する合成のコストが高いという欠点を持つ.本論文では,出力線ごとに縮退させた信号遷移グラフを用いる論理合成ツールを対象とした,高並列度記述からの信号遷移グラフ生成時における付加処理を提案する.信号遷移グラフ生成のときに,高並列度の原因となる箇所にあらかじめ信号遷移を挿入しておき,合成時の状態数を低減させることが提案手法の狙いである.また,使用する演算器の遅延時間情報を用いることで,回路の動作速度を劣化させることなく合成を実現することが可能となる.本論文では,いくつかの高並列度記述に対し提案手法を組み込んだ論理合成を行い,その結果を合成時間と動作速度について評価し,提案手法の有効性を確認した.
- 一般社団法人情報処理学会の論文
- 2006-06-15
著者
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