非同期式回路の高位合成について(デペンダブルコンピュータシステム及び一般)
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概要
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本稿では,高位仕様記述言語からtimed回路を効率よく合成する手法について提案する.特に,制御回路の合成は,仕様記述言語からCSC(Complete State Coding)性を満たすペトリネットを生成することでCSC違反の解決コストを削減し,また,partial order reductionに基づくモジュラ合成を用いて出力1本毎に部分回路を合成する技法を用いることで,状態探索のコストを削減している.後者の技法を適用するためには,部分回路の入力信号集合を決定する必要があるが,これを行うための発見的手法を提案している.提案手法をTITAC2のラインフェッチ回路に適用し,従来手法および人手により設計された回路との比較を行う.
- 2003-04-11
著者
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