論理シミュレーションに基づくプロセッサの自動検証

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概要

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近年, プロセッサの性能が向上するとともにその複雑度も増加し, 設計検証にかかる手間が急激に増加している. しかし, 従来, 設計検証は主にランダムな入力系列等を用いた論理シミュレーションに基づくものであったため, 効率的に設計誤りを見つけることが難しかった. そこで, 本研究では, 同期式の回路を対象とし, 状態遷移図の形式で与えられた仕様から入出力系列集合を求め, それを用いて回路の論理シミュレーションを行う方式について検討する. この方式では, 論理シミュレーションの入出力系列を仕様にそって求めるため, 短い系列で網羅性を上げることができる. また, 仕様は状態遷移図の形式で与えるため, 表現が容易と思われる. 提案する手法をVerilogシミュレータと組み合わせて実現し, 簡単なマイクロプロセッサの制御部の検証を行なった.
社団法人電子情報通信学会の論文
1996-08-26

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