高性能マイクロプロセッサシミュレータの並列化による高速化の構想(アーキテクチャ一般及びチップマルチプロセッサ)(デザインガイア2003 : VLSI設計の新しい大地を考える研究会)
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概要
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集積回路技術の進歩に伴い,マイクロプロセッサの構造は高度化,複雑化している.また組込み機器の設計においても,その複雑さは急激に増大し,システムの大部分が高度なマイクロプロセッサとその上で動作する組み込みソフトウェアによって構成されるようになっている.このような高度なプロセッサの研究・開発や,それを組み込んだ機器のハードウェア・ソフトウェア協調設計においては,その機能や性能を検証するためのcycle accurateなシミュレータが不可欠である.しかし,現状のシミュレータは一般に低速である.そこで,本論文ではシミュレーションを時間軸上において分割し,並列にシミュレーションをおこない,それらを統合する手法で高速化をはかる.この分割シミュレーションで問題となるのは,分割点においてシミュレーション対象マシンの状態を一致させることである.本論文で提案する手法では,分岐予測ミス時にパイプラインが空あるいはそれに近い状態となることを利用し,分岐予測ミス点を分割点とする.また分割点の後の一定区間を複数のシミュレーションノードで重複実行し,区間終了時の状態をチェックすることにより,高い確率で正しいシミュレーションを行なうことができる.SPEC95を用いた予備評価の結果,重複区間を1000命令とすれば不一致確率が1/30000以下となることが確かめられた.
- 一般社団法人情報処理学会の論文
- 2003-11-27
著者
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