割込みによるマイクロプロセッサの最悪性能予測(ARC-5: 性能予測, 2005年並列/分散/協調処理に関する『武雄』サマー・ワークショップ(SWoPP武雄2005)-研究会・連続同時開催-)
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概要
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本論文では, 命令のout-of-order実行を行うプロセッサにおいて, 割込みによるプリエンプションに起因する性能悪化の最大値を高速に取得する方法を論ずる.キャッシュや命令パイプライン機構を搭載するマイクロプロセッサでは, 実効的な性能悪化量を得るためには割込みの実行をシミュレートする必要があるが, 割込みが発生しうるすべての箇所においてこれを行えばその実行時間は膨大なものになる.そこで, 割込みが発生する場所を変えた場合とプロセッサ状態の比較を行い, 重複する実行であると判断した場合はその実行を省略することで実行時間の大幅な短縮を図った.プラットフォームとしてSimpleScalarを用いて, 命令パイプラインとキャッシュメモリについてプロセッサ状態の比較による実行の省略を行った.その結果, 連続する10万サイクルの割込み候補点について, 各サイクルにおける割込みによる性能悪化量を状態比較を行わない場合に比べおよそ38分の1の処理時間で求めることができた.
- 一般社団法人情報処理学会の論文
- 2005-08-03
著者
-
中田 尚
奈良先端科学技術大学院大学
-
中島 浩
豊橋技術科学大学
-
中田 尚
豊橋技術科学大学
-
津邑 公暁
豊橋技術科学大学
-
小西 昌裕
豊橋技術科学大学
-
小西 昌裕
豊橋技術科学大学:(現)株式会社pfu
-
中田 尚
東京大学
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