パイプラインプロセッサ上でのMIN-TAGE予測器の性能評価(プロセッサ,「ハイパフォーマンスコンピューティングとアーキテクチャの評価」に関する北海道ワークショップ(HOKKE-2008))
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概要
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プロセッサの性能を向上させるため,これまでにさまざまな分岐予測器が提案されてきた.近年はプロセッサのマルチコア化が一般的になっており,小規模で電力効率の高い設計が要求されているが,従来の分岐予測器はこの要求に適合しなくなってきている.そこで小規模・省電力で予測回路の遅延が小さいMIN-TAGE予測器が提案され,容量16KBでミス率0.45%を下回る高い予測精度を示した.しかし,その評価はトレースレベルのシミュレータ上で実行されており,実際のプロセッサ上に実装した場合とでは予測テーブルやレジスタ等の更新のタイミングが異なってくると考えられる.本稿ではMIN-TAGE予測器をパイブラインプロセッサ上に実装し,ベンチマークプログラムで性能を計測することによってどのように挙動が変化するのかについて調べた.その結果パイプラインプロセッサ上に実装すると,MIN-TAGE予測器のインデックスや予測テーブルを更新するタイミングの違いによって,トレースレベルのシミュレータによる結果よりも平均で約0.4%ミス率が上昇し,性能が低下することが分かった.
- 2008-03-05
著者
-
中島 康彦
奈良先端科学技術大学院大学情報科学研究科
-
中田 尚
奈良先端科学技術大学院大学情報科学研究科
-
中田 尚
奈良先端科学技術大学院大学
-
中島 康彦
奈良先端科学技術大学院大学
-
牟田口 公洋
奈良先端科学技術大学院大学
-
中島 康彦
富士通(株)
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