重複実行省略を用いた割込みによるマイクロプロセッサの最悪性能予測(プロセッサアーキテクチャ)
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概要
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本論文では,命令のout-of-order実行を行うプロセッサにおいて,割込みに起因する性能悪化の最大値を高速に取得する方法を論ずる.キャッシュや命令パイプライン機構を搭載するマイクロプロセッサでは,実効的な性能悪化量を得るためには割り込まれたプログラムの実行をシミュレートする必要があるが,これを割込みが発生しうるすべての箇所について行うと,それに要する時間は膨大なものになる.そこで,プロセッサ状態の比較を行うことで重複するシミュレーションを省略し,実行時間の大幅な短縮を図った.また,割込みの発生回数の増加によって可能な割込み箇所の組合せは指数的に増加するが,これを現実的な処理時間に抑えるアルゴリズムの検討を行った.プラットフォームとしてSimpleScalarを用いて,割込み回数を1回に限定し,命令パイプラインやキャッシュメモリなどについてプロセッサ状態の比較による実行の省略を行った.その結果,連続する10万サイクルの割込み候補点に対し,各サイクルにおける割込みによる性能悪化量を,状態比較を行わない場合に比べおよそ43倍の速度で求めることができた.
- 2006-09-15
著者
-
中島 浩
京都大学学術情報メディアセンター
-
中田 尚
奈良先端科学技術大学院大学
-
中島 浩
豊橋技術科学大学
-
津邑 公暁
名古屋工業大学
-
中田 尚
豊橋技術科学大学
-
津邑 公暁
豊橋技術科学大学
-
小西 昌裕
豊橋技術科学大学
-
小西 昌裕
豊橋技術科学大学:(現)株式会社pfu
-
中田 尚
東京大学
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