時間軸分割並列化による高速マイクロプロセッサシミュレーション(プロセッサシミュレーション)
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概要
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マイクロプロセッサは集積回路技術の進歩にともない高度化, 複雑化している.高度なプロセッサの性能検証にはクロックレベルでのシミュレーションが不可欠であるが, 現存するシミュレータは一般に低速であり, 研究開発の大きな障害となっている.本論文では, 並列化によるマイクロプロセッサのクロックレベルシミュレーションの高速化について述べる.並列化はシミュレーション過程を時間軸方向に分割することにより行い, 分割点でのマシン状態を一致させること, もしくは分割された区間のシミュレーションの正当性をシミュレーション履歴によって検証することにより, 精度を落とすことなく高速化を行った.マシン状態の一致, および分割区間のシミュレーションの正当性を保つためには, 並列実行に先行して分割点まで命令レベルシミュレーションを行い, さらに近接するノードでのクロックレベルシミュレーションを一定区間だけ重複実行した.SimpleScalarをベースとする並列シミュレータを実装し, SPEC CPU95の評価を8ノード8分割で行ったところ, 最大2.7倍, 平均で1.8倍の高速化率が得られた.この値は, 命令レベルシミュレーションに低速なsim-cacheベースのものを用いた場合のものであり, これを5倍高速なものに置換すれば, 最大5.2倍, 平均で2.9倍程度の高速化率が期待できる.
- 一般社団法人情報処理学会の論文
- 2005-08-15
著者
-
中島 浩
京都大学学術情報メディアセンター
-
中田 尚
奈良先端科学技術大学院大学
-
中島 浩
豊橋技術科学大学
-
津邑 公暁
名古屋工業大学
-
高崎 透
豊橋技術科学大学
-
中田 尚
豊橋技術科学大学
-
津邑 公暁
豊橋技術科学大学
-
中田 尚
東京大学
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