VLIW型命令キューを持つスーパスカラプロセッサの命令スケジューリング機構

概要

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従来手法のスーパスカラプロセッサは,高い性能を実現するために命令ウィンドウの全命令から実行可能な命令を動的に選択し,演算器に発行するという複雑な動作を 1 サイクルで行う.このため,命令レベル並列性や動作周波数のさらなる向上は難しく,たとえば 8 並列のようなスーパスカラプロセッサの実現を阻んでいる.本稿では,これらの機構が不要となる VLIW 型命令キューへの命令スケジューリング手法を提案する.提案手法ではデコード直後にスケジューリングを行うことで,命令発行機構を簡単化する.このため,回路規模削減や動作周波数向上が可能である.FPGA への実装の結果,提案手法は従来手法から回路規模を最大 20.8% 削減でき,動作周波数が最大 29.4% 向上することが分かった.また RTL レベルで動作するパイプラインシミュレータによる IPC の測定の結果,提案手法は従来手法からの IPC の低下が 6.1% にとどまることが分かった.よって,提案手法では単位時間あたりの命令実行数で表される総合的な性能が従来手法より 21.4% 向上する.
2009-07-02