演算器アレイ型アクセラレータにおけるメモリアクセス機構の設計(ポスター講演,学生・若手研究会)
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概要
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我々は,高電力効率かつバイナリ互換1生を備えた演算器アレイ型アクセラレータを提案している.本アクセラレータは,未使用ユニットへ長期間パワーゲーティング適用により低消費電力を実現し,既存命令列を各演算器に写像することによりバイナリ互換性を備えている.本ポスターでは,本アクセラレータが高電力効率を実現するために必要不可欠なメモリアクセス機構の設計を報告する.本メモリアクセス機構は高速実行前に外部メモリからL1キャッシュヘデータプリフェッチを行い,高速実行中はキャッシュミスなくL1キャッシュからローカルキャッシュヘデータを供給する.メモリアクセス機構の回路規模は全体の17%となることがわかった.
- 社団法人電子情報通信学会の論文
- 2010-12-09
著者
-
中島 康彦
奈良先端科学技術大学院大学情報科学研究科
-
中田 尚
奈良先端科学技術大学院大学情報科学研究科
-
中田 尚
奈良先端科学技術大学院大学
-
吉村 和浩
奈良先端科学技術大学院大学情報科学研究科
-
岩上 拓矢
奈良先端科学技術大学院大学
-
中島 康彦
奈良先端科学技術大学院大学
-
中島 康彦
富士通株式会社
-
中島 康彦
富士通(株)
-
下岡 俊介
奈良先端科学技術大学院大学
-
吉村 和浩
奈良先端科学技術大学院大学
-
岩上 拓矢
奈良先端科学技術大学院大学情報科学研究科
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