高性能マイクロプロセッサシミュレータの並列化による高速化(ARC-6 : シミュレーション技法)(2004年並列/分散/協調処理に関する『青森』サマー・ワークショップ(SWoPP青森2004) : 研究会・連続同時開催)
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概要
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集積回路技術の進歩に伴いマイクロプロセッサは高度化・複雑化しており,性能の検証にはcycle accurate なシミュレータが不可欠である.しかし,現状のシミュレータは一般に低速である.そこで,本論文ではシミュレーション過程を時間軸上で分割し,並列シミュレーションをおこなうことで高速化を図る.シミュレーションの時分割で問題となるのは,分割点においてシミュレーション対象マシンの状態を一致させることである.本論文で提案する手法では,パイプラインが分岐予測ミス時に空あるいはそれに近い状態となることと,キャッシュの各セットは一定数のアクセスにより一定の状態となることを利用する.また分割点の後の一定区間を複数のシミュレーションノードで重複実行し,区間終了時の状態及びキャッシュの参照履歴をチェックすることにより正しいシミュレーションをおこなう.シミュレーションの分割数を16,重複区間を分割区間の10%と想定した場合,SPECfp95 107.mgridでは,パイプライン,キャッシュの状態が一致し,キャッシュ参照履歴はSPECfb95において平均82%,SPECint95では平均65%であることが分かった.
- 一般社団法人情報処理学会の論文
- 2004-07-30
著者
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