時分割マイクロプロセッサシミュレーションにおける最適な分割数の調査(最適化,「ハイパフォーマンスコンピューティングとアーキテクチャの評価」に関する北海道ワークショップ(HOKKE-2006))
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概要
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高度なプロセッサの性能検証にはクロックレベルでのシミュレーションが不可欠であるが.現存するシミュレータは一般に低速であり,研究開発の大きな障害となっている.そこで我々は,並列化によるマイクロプロセッサのクロックレベルシミュレーションの高速化手法を提案している.並列化はシミュレーション過程を時間軸方向に分割することにより行い,分割点でのマシン状態を一致させること,もしくは分割された区間のシミュレーションの正当性をシミュレーション履歴によって検証することにより,精度を落とすことなく高速化を行う.本論文では,時間軸分割時の分割数や重複区間長がマシン状態の一致率に与える影響を調査した.その結果,重複区間長は1000命令程度で十分であること,分割数を増やしても失敗数の増加はわずかであり.分割数を増やすほど一致率は向上することがわかった.性能モデルを用いて16ノードにおける性能を予測したところ,SPECfp95では1000万から2000万命令で分割することによりほとんどのベンチマークでほぼ8倍の高速化率が期待できることがわかった.
- 2006-02-27
著者
-
中島 浩
京都大学学術情報メディアセンター
-
中田 尚
奈良先端科学技術大学院大学
-
中島 浩
豊橋技術科学大学
-
津邑 公暁
名古屋工業大学
-
中田 尚
豊橋技術科学大学
-
津邑 公暁
豊橋技術科学大学
-
高平 剛
豊橋技術科学大学
-
中田 尚
東京大学
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