3次元FDTDカーネルのキャッシュメモリを考慮した性能改善の実装と性能評価

概要

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本論文では高周波電磁場解析の一手法である 3 次元 FDTD 法におけるキャッシュメモリを考慮した性能改善手法の提案と性能評価を行う.3 次元 FDTD 法の計算カーネルは時間発展に関するループにより与えられ,各タイムステップにおいて電場と磁場の値が交互に更新される.3 次元 FDTD 法の計算カーネルは演算あたりのロード/ストア量が大きく,一般にメモリ帯域の影響を受けやすい計算である.キャッシュメモリのヒット率を向上しメインメモリへのアクセスによる性能の低下を軽減する性能改善手法として,解析領域をタイルと呼ぶ小領域に分割し各タイル内で複数のタイムステップに関する処理を連続して行うタイリングと呼ばれる手法が存在する.しかし,単純な固定タイルによる実装では,タイル間での冗長な計算がオーバーヘッドとなっていた.そこで,本論文ではタイリング手法において,タイルの位置と形状を時間ステップごとに変化させ計算量の増加を防ぐ手法を提案する.提案手法を評価した結果,AMD 製クアッドコア Opteron プロセッサよる数値実験において 4 スレッドによる並列処理を行った場合,一般的な 3 次元 FDTD 法の実装と比較して計算時間を約 50% 短縮させることに成功した.
2011-07-20