アレイ型アクセラレータにおける演算器間ネットワークの設計(ポスター講演,学生・若手研究会)
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概要
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我々は,VLIWプロセッサと演算器アレイから構成されている演算器アレイ型アクセラレータ(LAPP)を提案している.本アクセラレータは,既存の機械語命令列を演算器アレイに写像し,フロントエンド及び未使用演算ユニットを停止させ,低消費電力化を図るという特徴を有する.本ポスターでは,本アクセラレータの演算器間ネットワークの設計を報告する.本ネットワークのレジスタ値伝播機構は演算器に写像された命令のレジスタ番号を比較し,必要なレジスタ値のみを各段へ伝播させる.HDL記述による設計結果より,本機構の遅延時間が5.74 FO4であることが明らかになり,本ネットワークがLAPPのクリティカルパスにならないことが分かった.
- 社団法人電子情報通信学会の論文
- 2010-12-09
著者
-
中島 康彦
奈良先端科学技術大学院大学情報科学研究科
-
中田 尚
奈良先端科学技術大学院大学情報科学研究科
-
中田 尚
奈良先端科学技術大学院大学
-
吉村 和浩
奈良先端科学技術大学院大学情報科学研究科
-
岩上 拓矢
奈良先端科学技術大学院大学
-
中島 康彦
奈良先端科学技術大学院大学
-
中島 康彦
富士通株式会社
-
中島 康彦
富士通(株)
-
大上 俊
奈良先端科学技術大学院大学
-
吉村 和浩
奈良先端科学技術大学院大学
-
岩上 拓矢
奈良先端科学技術大学院大学情報科学研究科
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