ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価(電力/電源解析,システムオンシリコンを支える設計技術)

概要

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当研究室では,ビア層をカスタマイズすることで任意の論理を実現可能なビアプログラマブルアーキテクチャVPEXの開発,研究を行ってきた.VPEXはASICと比較し,面積・遅延積は約2倍であることがわかっている.今回,VPEXの性能を他のストラクチャードASICアーキテクチャと比較するため,元智大学で提案されているVCLB(Via-Configurable Logic Block)と,面積及び速度性能の比較評価を行った.その結果,同じ速度性能の回路で比較すると,VPEXはVCLBの約半分以下の面積で回路を実装できることが明らかになった.しかしながら,高速な回路を実現するために,速度制約を厳しくしても,ある一定以上速度が向上しないという問題点があることがわかった.この原因追及のため,ドライブ能力の高いセルライブラリを用意して速度性能の改善実験を行った.また,性能指標の1つである消費電力見積もりを行うため,SPICEシミュレータによる見積もりを行った.加算器,カウンタ回路において比較を行った結果,ASICの約2倍から4倍の消費電力が必要であることがわかった.
2012-02-28