堀 遼平 | 立命館大学大学院 理工学研究科

スポンサーリンク

概要

• 堀 遼平の詳細を見る
• 同名の論文著者
• 立命館大学大学院 理工学研究科の論文著者

関連著者

• 堀 遼平

  立命館大学大学院 理工学研究科

• 堀 遼平

  立命館大学 理工学部

• 堀 遼平

  立命館大学院理工学研究科

• 堀 遼平

  立命館大学大学院理工学研究科

• 藤野 毅

  立命館大学

• 藤野 毅

  立命館大学理工学部

• 吉川 雅弥

  名城大学理工学研究科情報工学専攻

• 吉川 雅弥

  名城大学理工学研究科

• 上岡 泰輔

  立命館大学理工学部

• 藤野 毅

  立命館大 理工

• 上岡 泰輔

  立命館大学 理工学部

• 吉川 雅弥

  名城大学理工学部

• 藤野 毅

  立命館大学vlsiセンター

• 北森 達也

  立命館大学大学院理工学研究科

• 吉川 雅弥

  Jst‐crest

• 北森 達也

  立命館大学大学院 理工学研究科

• 北森 達也

  立命館大学院理工学研究科

• 北森 達也

  立命館大学理工学部

• 藤田 智弘

  立命館大学

• 汐崎 充

  立命館大学

• 上田 佳祐

  立命館大学 理工学部

• 中澤 亮

  立命館大学大学院 理工学研究科

• 木股 雅章

  立命館大学

• 大谷 拓

  立命館大学理工学部

• 中川 和歩

  立命館大学理工学部

• 熊木 武志

  立命館大学 理工学部

• 大谷 拓

  立命館大学大学院理工学研究科

• 木股 雅章

  三菱電機株式会社先端技術総合研究所

• 木股 雅章

  三菱電機(株)先端技術総合研究所ニューロ応用技術部

• 西本 智広

  立命館大学院理工学研究科

• 國生 雄一

  立命館大学院理工学研究科

• 山田 翔太

  立命館大学院理工学研究科

• 吉田 直之

  立命館大学院理工学研究科

• 熊木 武志

  広島大学ナノデバイス・バイオ融合科学研究所

• 松本 直樹

  立命館大学理工学研究科

• 松本 直樹

  立命館大学院理工学研究科

• 吉田 直之

  立命館大学大学院理工学研究科

• 松本 直樹

  立命館大学大学院理工学研究科

• 藤野 穀

  立命館大学理工学部

• 藤野 毅

  立命館大学 理工学部

• 汐崎 充

  広島大学大学院先端物質科学研究科

• 藤田 智弘

  立命館大学理工学部電子情報デザイン学科

• 汐崎 充

  立命館大学総合理工学研究機構

• 吉川 雅弥

  名城大学 理工学部

• 中澤 亮

  立命館大学大学院理工学研究科

• 上田 佳祐

  立命館大学理工学部

• 藤田 智弘

  立命館大学 理工学部

• 熊木 武志

  立命館大学大学院理工学研究科

• 堀 遼平

  立命館大学理工学部

• 中澤 亮

  立命館大学総合理工学部研究機構

もっと見る 閉じる

著作論文

• ビアプログラマブルデバイスに最適な基本論理ゲートアーキテクチャの検討(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
• ビアプログラマブルデバイスVPEXのロジックアレイブロックと配線アーキテクチャの検討(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
• ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地-)
• ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地)
• ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
• ビアプログラマブルASICアーキテクチャVPEX3の面積と遅延評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
• ビアプログラマブルロジックVPEXのソフトエラー率の検討(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
• ビアプログラマブルアナログ(VPA)の提案と基本素子構造の検討(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
• ビアプログラマブルロジックVPEXのソフトエラー率の検討
• ビアプログラマブルアナログ(VPA)の提案と基本素子構造の検討
• センサノード低消費電力化のためのノーマリーオフ動作検証環境の構築と評価
• センサノード低消費電力化のためのノーマリーオフ動作検証環境の構築と評価
• ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価(電力/電源解析,システムオンシリコンを支える設計技術)
• ビアプログラマブルアナログ回路VPAのチップ設計と特性評価(LSI・集積回路および実装技術,デザインガイア2012-VLSI設計の新しい大地-)
• ビアプログラマブルアナログ回路VPAのチップ設計と特性評価(LSI・集積回路および実装技術,デザインガイア2012-VLSI設計の新しい大地-)
• ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価(配置配線,デザインガイア2012-VLSI設計の新しい大地-)
• ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価(配置配線,デザインガイア2012-VLSI設計の新しい大地-)
• センサノード低消費電力化のためのノーマリーオフ動作検証環境の構築と評価(省電力化機構,組込み技術とネットワークに関するワークショップETNET2013)

もっと見る 閉じる

スポンサーリンク