ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価(配置配線,デザインガイア2012-VLSI設計の新しい大地-)
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概要
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当研究室では,ビア層をカスタマイズすることで任意の論理を実現可能なビアプログラマブルロジックVPEXの開発,研究を行っている.これまでは論理合成ツールを用いた性能評価を行い,ASICや他のプログラマブルデバイスとの面積・遅延性能比較を行ってきた.本論文では,面積・遅延性能評価の精度向上と,消費電力の評価を行うために,配置配線ツールIC Compilerを用いてレイアウトを作成した.配置セルとして通常のスタンダードセルを用いる標準ASICフローと,VPEXのロジックエレメントを使用する疑似VPEXフローの2種類の方法で,IC Compilerで自動配置配線を行っている.配置結果に対して,PrimeTimeを用いて,ASICを比較基準とする,VPEXのロジックエレメントの遅延・消費電力性能評価を行い,他研究機関(台湾元智大学)で提案され,同様の手法で評価が行われているプログラマブルデバイスVCLBとの性能比較を行った.その結果,同じ動作速度条件で面積を比較すると,ASICに対して,VPEXは2.5倍となり,5倍であるVCLBと比較して面積が約半分であることが明らかになった.VPEXの消費電力はASICに対し1.3倍から4.5倍とばらつきがあるがVCLBとほぼ同等となった.
- 2012-11-19
著者
-
藤野 毅
立命館大学理工学部
-
堀 遼平
立命館大学院理工学研究科
-
上岡 泰輔
立命館大学理工学部
-
堀 遼平
立命館大学大学院理工学研究科
-
上岡 泰輔
立命館大学 理工学部
-
藤野 毅
立命館大学
-
大谷 拓
立命館大学理工学部
-
堀 遼平
立命館大学大学院 理工学研究科
-
吉川 雅弥
名城大学理工学研究科情報工学専攻
-
大谷 拓
立命館大学大学院理工学研究科
-
吉川 雅弥
名城大学理工学研究科
-
堀 遼平
立命館大学 理工学部
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