Dual-Rail RSLメモリ方式を用いた耐タンパDES暗号回路の設計(暗号と高位設計,システムオンシリコンを支える設計技術)
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概要
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近年,秘密情報を扱う暗号回路に対して,差分電力解析(Differential Power Analysis:DPA)に代表されるサイドチャネル攻撃の脅威が指摘されている.そのため,LSI設計時にはDPA耐性を考慮した設計が求められ,多くの手法が提案されている.我々は小面積,低消費電力なDPA対策手法として,Dual-Rail RSLメモリ方式を提案している.この手法では,暗号回路内の線形回路に対しては乱数を用いるランダムマスク法により消費電力と回路動作の相関をなくし,非線形回路に対しては2線相補動作を行うメモリ回路を適用してバランシングによる消費電力均一化を行う.今までに,Dual-Rail RSLメモリ方式をAES暗号へ適用してきたが,本論文ではDES暗号にも適用するため,異なる入出力ビット数のSBoxにも対応できるようにした.具体的には,デコーダーやセンスアンプをはじめとしたメモリ周辺回路の改良・レイアウト変更を行った.提案手法を適用したDES暗号を0.18μmCMOSプロセスを用いて設計し,面積評価・シミュレーションによるDPA耐性評価を行った結果について報告する.
- 2012-02-28
著者
-
藤野 毅
立命館大学理工学部
-
汐崎 充
広島大学大学院先端物質科学研究科
-
岩井 克彦
立命館大学大学院理工学研究科
-
浅川 俊介
立命館大学理工学部
-
藤野 毅
立命館大 理工
-
汐崎 充
立命館大学
-
藤野 毅
立命館大学
-
柴谷 恵
立命館大学理工学部
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