ビアプログラマブルデバイスVPEXのロジックエレメント改良による面積削減と高性能化(学生・若手研究会)
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概要
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われわれは,複合EXOR論理ゲートとインバータより構成されるロジックエレメント(LE)を用いた,ビアプログラマブルデバイスVPEX (Via Programmable logic using EX-clusive or array)の研究を行ってきた.VPEXでは,LE中の第1ビアのレイアウトを変更することで,2入力AND,OR,EXOR等「すべての2入力1出力論理」を含む12種類の論理ゲートが実現でき,LE間の配線を第3ビアでプログラムすることで,さまざまな組み合わせ論理回路を構成することができる.また4つのLEを組み合わせてReset付Dフリップフロップ(DFF)を構成でき,これを用いて順序回路も実現できる.今回,1つのLEに含まれる論理ゲートを改良することで,LE単体の面積を増加させることなく,2つのLEでDFFを構成できるように改良を行った.本改良により,特にDFFを多用する順序回路においては,20%程度の回路面積削減を実現した.あわせて,LEを構成する論理ゲートのトランジスタサイズを最適化したことで,ゲート遅延を削減し高性能化も実現できたので報告する.
- 2008-12-04
著者
-
藤野 毅
立命館大学理工学部
-
長谷川 英司
立命館大学理工学部
-
川原崎 正英
立命館大学院理工学研究科
-
西本 智広
立命館大学院理工学研究科
-
藤野 毅
立命館大学vlsiセンター
-
寺川 知宏
立命館大学理工学部
-
藤野 毅
立命館大学
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