ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地)
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概要
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マスクコスト等を含む初期開発費の増大しているシステムLSIの低コスト化のために,数層のマスクで論理をカスタマイズできるストラクチャードASICが検討されている.我々はビア2層(第1,第3ビア)で論理を変更できるビアプログラマブルストラクチャードASIC・VPEXを開発してきた.今までに,LUTやSOPを基本論理素子として用いたストラクチャードASICと比較して,面積遅延積が小さく,消費電力は1/2以下であるが,スタンダードセルベースの通常回路と比較すると約4倍程度の面積になるという報告をしてきた.本論文ではVPEXの改良案として,ビア3層(第1,2,3ビア)で論理を変更する新しいアーキテクチャを提案する.第2ビア層をプログラムレイアに追加したことにより,基本論理素子のレイアウト自由度が高くなり,基本論理素子面積を約40%に削減し,さらに構成可能な3入力論理素子種類を増加させることができた.この新しいVPEXで,いくつかのベンチマーク回路の面積を評価した結果,スタンダードセルベースの回路と比較して,約2倍以下の面積で回路を構成できることが明らかになった.
- 2010-11-22
著者
-
藤野 毅
立命館大学理工学部
-
吉川 雅弥
名城大学理工学部
-
堀 遼平
立命館大学院理工学研究科
-
北森 達也
立命館大学理工学部
-
北森 達也
立命館大学院理工学研究科
-
上岡 泰輔
立命館大学理工学部
-
藤野 毅
立命館大学vlsiセンター
-
堀 遼平
立命館大学大学院理工学研究科
-
北森 達也
立命館大学大学院理工学研究科
-
吉川 雅弥
Jst‐crest
-
藤野 毅
立命館大 理工
-
上岡 泰輔
立命館大学 理工学部
-
藤野 毅
立命館大学
-
堀 遼平
立命館大学大学院 理工学研究科
-
北森 達也
立命館大学大学院 理工学研究科
-
吉川 雅弥
名城大学理工学研究科情報工学専攻
-
吉川 雅弥
名城大学理工学研究科
-
堀 遼平
立命館大学 理工学部
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