上岡 泰輔 | 立命館大学 理工学部
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概要
関連著者
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上岡 泰輔
立命館大学 理工学部
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藤野 毅
立命館大学
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堀 遼平
立命館大学 理工学部
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吉川 雅弥
名城大学理工学研究科
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上岡 泰輔
立命館大学理工学部
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堀 遼平
立命館大学大学院理工学研究科
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堀 遼平
立命館大学大学院 理工学研究科
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堀 遼平
立命館大学院理工学研究科
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北森 達也
立命館大学大学院理工学研究科
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北森 達也
立命館大学大学院 理工学研究科
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吉川 雅弥
名城大学理工学研究科情報工学専攻
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藤野 毅
立命館大学理工学部
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吉川 雅弥
名城大学理工学部
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北森 達也
立命館大学院理工学研究科
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吉川 雅弥
Jst‐crest
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藤野 毅
立命館大 理工
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大谷 拓
立命館大学大学院理工学研究科
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藤野 毅
立命館大学vlsiセンター
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北森 達也
立命館大学理工学部
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大谷 拓
立命館大学理工学部
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吉川 雅弥
名城大学 理工学部
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藤野 毅
立命館大学 理工学部
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上岡 泰輔
立命館大学大学院理工学研究科
著作論文
- ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地-)
- ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地)
- ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
- ビアプログラマブルASICアーキテクチャVPEX3の面積と遅延評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
- ビアプログラマブルロジックVPEXのソフトエラー率の検討(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
- ビアプログラマブルロジックVPEXのソフトエラー率の検討
- ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価(電力/電源解析,システムオンシリコンを支える設計技術)
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価(配置配線,デザインガイア2012-VLSI設計の新しい大地-)
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価(配置配線,デザインガイア2012-VLSI設計の新しい大地-)
- ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価