ビアプログラマブルASICアーキテクチャVPEX3の面積と遅延評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
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概要
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複合ゲート型Exclusive-ORとNOTゲートで基本論理素子(LE)を構成するビアプログラマブルASICアーキテクチャVPEXの研究を行ってきた.従来型のVPEX2は,第1ビア層で13種類の論理の構成,第3ビア層でLE間の配線を行っている.昨年度発表したVPEX3では第2ビア層もプログラムレイアに指定することで,LE面積をVPEX2の40%に縮小でき,構成可能な論理数を22論理に増加できた.本論文では,このVPEX3に対して,論理合成ツールDesign Compiler用の設計ライブラリを作成し,これを用いて従来型のVPEX2およびスタンダードセルを用いたASICを比較対象にして,面積および速度性能の評価を行った.その結果より,新しいVPEX3の性能指標である面積・遅延積(AD積)は,従来のVPEX2アーキテクチャの約35%,ASICの約2倍であることが明らかになった.
- 2011-02-23
著者
-
吉川 雅弥
名城大学理工学部
-
堀 遼平
立命館大学院理工学研究科
-
北森 達也
立命館大学理工学部
-
北森 達也
立命館大学院理工学研究科
-
上岡 泰輔
立命館大学理工学部
-
藤野 毅
立命館大学vlsiセンター
-
堀 遼平
立命館大学大学院理工学研究科
-
北森 達也
立命館大学大学院理工学研究科
-
吉川 雅弥
Jst‐crest
-
藤野 毅
立命館大 理工
-
上岡 泰輔
立命館大学 理工学部
-
藤野 毅
立命館大学
-
堀 遼平
立命館大学大学院 理工学研究科
-
北森 達也
立命館大学大学院 理工学研究科
-
吉川 雅弥
名城大学理工学研究科情報工学専攻
-
吉川 雅弥
名城大学理工学研究科
-
堀 遼平
立命館大学 理工学部
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