ビアプログラマブルロジックVPEXのソフトエラー率の検討 (集積回路)

スポンサーリンク

概要

• 論文の詳細を見る
• 電子情報通信学会の論文
• 2011-12-15

著者

• 堀 遼平

  立命館大学院理工学研究科

• 北森 達也

  立命館大学院理工学研究科

• 上岡 泰輔

  立命館大学理工学部

関連論文

• ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価 (集積回路)
• ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価 (電子部品・材料)
• ビアプログラマブルデバイスVPEXの配線遅延評価(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
• ビアプログラマブルデバイスに最適な基本論理ゲートアーキテクチャの検討(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
• ビアプログラマブルデバイスVPEXのロジックアレイブロックと配線アーキテクチャの検討(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
• ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地-)
• ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地)
• ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価 (VLSI設計技術)
• ビアプログラマルASICアーキテクチャVPEX3の面積と遅延評価 (VLSI設計技術)
• ビアプログラマブルデバイスVPEXのロジックアレイブロックと配線アーキテクチャの検討
• ビアプログラマブルデバイスに最適な基本論理ゲートアーキテクチャの検討
• ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
• ビアプログラマブルASICアーキテクチャVPEX3の面積と遅延評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
• ビアプログラマブルASICアーキテクチヤVPEXの消費電力評価と面積・遅延性能評価 (VLSI設計技術)
• ビアプログラマブルロジックVPEXのソフトエラー率の検討 (集積回路)
• ビアプログラマブルロジックVPEXのソフトエラー率の検討(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
• ビアプログラマブルアナログ(VPA)の提案と基本素子構造の検討(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
• ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価 (ディペンダブルコンピューティング)
• ビアプログラマブルロジックVPEXのソフトエラー率の検討
• ビアプログラマブルアナログ(VPA)の提案と基本素子構造の検討
• センサノード低消費電力化のためのノーマリーオフ動作検証環境の構築と評価
• センサノード低消費電力化のためのノーマリーオフ動作検証環境の構築と評価
• ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価(電力/電源解析,システムオンシリコンを支える設計技術)
• ビアプログラマブルアナログ回路VPAのチップ設計と特性評価(LSI・集積回路および実装技術,デザインガイア2012-VLSI設計の新しい大地-)
• ビアプログラマブルアナログ回路VPAのチップ設計と特性評価(LSI・集積回路および実装技術,デザインガイア2012-VLSI設計の新しい大地-)
• ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価(配置配線,デザインガイア2012-VLSI設計の新しい大地-)
• ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価(配置配線,デザインガイア2012-VLSI設計の新しい大地-)
• センサノード低消費電力化のためのノーマリーオフ動作検証環境の構築と評価(省電力化機構,組込み技術とネットワークに関するワークショップETNET2013)
• センサノード低消費電力化のためのノーマリーオフ動作検証環境の構築と評価(省電力化機構,組込み技術とネットワークに関するワークショップETNET2013)

もっと見る 閉じる

スポンサーリンク