LC-007 アントコロニー最適化アルゴリズム専用ハードウェア(ハードウェア・アーキテクチャ)
スポンサーリンク
概要
- 論文の詳細を見る
- 2007-08-22
著者
-
寺井 秀一
立命館大学総合理工学研究機構
-
吉川 雅弥
名城大学理工学部
-
原田 隆史
立命館大学院理工学研究科
-
寺井 秀一
立命館大学院理工学研究科
-
寺井 秀一
立命館大学理工学研究科
-
寺井 秀一
立命館大学
-
吉川 雅弥
Jst‐crest
-
吉川 雅弥
名城大学理工学研究科情報工学専攻
-
吉川 雅弥
名城大学理工学研究科
関連論文
- アントコロニー最適化手法の専用ハードウェアの設計と評価(「Webインテリジェンス」及び一般)
- LC-007 アントコロニー最適化アルゴリズム専用ハードウェア(ハードウェア・アーキテクチャ)
- リアルタイムGAをめざすGAプロセッサ・アーキテクチャと要素プロセッサのVLSI設計
- 高速な進化戦略を実現する専用エンジンアーキテクチャ
- 汎用GAプロセッサアーキテクチャ
- A-1-10 高速な進化戦略を実現する専用エンジンアーキテクチャの基本検討
- 分散並列化GAエンジンのアーキテクテャ検討
- 分散並列化GAエンジンのアーキテクチャ検討
- A-3-17 汎用GAエンジンアーテクチャの基本検討
- プログラマブルロジックePLXの自動マッピングツールの開発とローカルアーキテクチャ検討(リコンフィギャラブルシステム1,デザインガイア2007-VLSI設計の新しい大地を考える研究会)
- C-003 遺伝的アルゴリズムによるアナログIC自動レイアウトシステム(C.アーキテクチャ・ハードウェア)
- 今日のLSI設計教育の課題と提言
- 特集「システムLSIの設計技術と設計自動化」の編集にあたって(システムLSIの設計技術と設計自動化)
- ビアプログラマブルデバイスVPEXのチップ評価とDES暗号回路実装の検討(暗号処理回路,システムオンシリコンを支える設計技術)
- ビアプログラマブルロジックデバイスVPEXにおける自動配置ツールの開発と性能評価(学生・若手研究会)
- 体内コンピュータプロジェクト:生体内機器のためのLSI開発 (第21回 回路とシステム軽井沢ワークショップ論文集) -- (SoCの医療とロボット分野への応用)
- C-007 GAを用いたフロアプラン専用エンジンの設計と試作(C分野:ハードウェア・アーキテクチャ)
- A-004 ウイルス進化論を用いた経路探索システムの開発と実装(A分野:モデル・アルゴリズム・プログラミング)
- 免疫アルゴリズムをベースとするNSP専用エンジンアーキテクチャとその評価
- 免疫アルゴリズムアクセラレータの設計(回路技術(一般, 超高速・低電力・高機能を目指した新アーキテクチャ))
- F-002 動的環境に適応する自律学習システムの一考察(F分野:人工知能・ゲーム)
- C-037 ソフトウェア・ハードウェア連動配置手法(C分野:アーキテクチャ・ハードウェア)
- 進化的手法による高速学習を実現する専用エンジンアーキテクチャ
- シーケンスペアに基づく交叉専用アーキテクチャの設計(応用1, FRGAとその応用及び一般)
- クロストークノイズの低減を指向した配置手法(設計・検証, FRGAとその応用及び一般)
- シーケンスペアに基づく交叉専用アーキテクチャの設計(応用1, FRGAとその応用及び一般)
- クロストークノイズの低減を指向した配置手法(設計・検証, FRGAとその応用及び一般)
- シーケンスペアに基づく交叉専用アーキテクチャの設計(応用1, FRGAとその応用及び一般)
- クロストークノイズの低減を指向した配置手法(設計・検証, FRGAとその応用及び一般)
- 遺伝的アルゴリズムに基づくフロアプラン専用エンジンアーキテクチャとその評価
- ビアプログラマブルデバイスVPEXの配線遅延評価(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
- ビアプログラマブルデバイスに最適な基本論理ゲートアーキテクチャの検討(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
- ビアプログラマブルデバイスVPEXのロジックアレイブロックと配線アーキテクチャの検討(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
- D-12-25 度数分布比較法を用いた音楽理解システムの研究
- 設計者の協調的介入を受理するディレイ最適化自動設計システムと高速RISCチップ設計への適用
- 設計者の協調的介入を受理するディレイ最適化自動設計システムと高速RISCチップ設計への適用
- ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地-)
- ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地)
- 回路シミュレーション高速化のためのハードウエアアルゴリズムの一実現
- FPGAを用いた回路シミュレーション高速化の一検討(システムオンシリコン設計技術並びにこれを活用したVLSI)
- FPGAを用いた回路シミュレーション高速化の一検討(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 遺伝的アルゴリズムをベースとするLSIセルの並列配置手法
- 配線混雑緩和を考慮した配置手法
- 並列計算機によるVLSI階層化配置手法
- ハイブリッドGAによるLSIセルのCongestion-Driven並列配置手法とその評価
- GAによるマルチプロセッサスケジューリングとそのVLSI化の検討
- GAによるマルチプロセッサスケジューリングとそのVLSI化の検討
- ハードウェアアクセラレータを用いたロボットの行動獲得に関する一考察
- C-002 免疫システムアーキテクチャとその評価(C.アーキテクチャ・ハードウェア)
- 低消費電力を指向したパフォーマンスドリブン配置手法とその評価
- 招待講演 悪意ある攻撃から機密情報を守る耐タンパLSI設計手法 (ディペンダブルコンピューティング)
- 招待講演 悪意ある攻撃から機密情報を守る耐タンパLSI設計手法 (コンピュータシステム)
- Crosstalk aware配置手法とその評価
- 免疫応答システム専用エンジンとその評価
- 相対位置制約を考慮したフロアプランニング手法
- 進化処理に基づくフロアプランを実現する専用エンジンアーキテクチャ
- 遺伝的手法による神経回路網の学習を実現する専用エンジンアーキテクチャ
- 遺伝的アルゴリズムをベースとするクロストークノイズの低減を指向したチャネル配線手法
- C-12-4 遺伝的アルゴリズムを用いたチャネル配線手法の一考察
- A-12-7 分散GAにおける個体交換アルゴリズムの一考察
- A-1-11 順序表現を対象としたGAプロセッサのアーキテクチャの考察
- 並列計算機を用いた自動配線処理に関する一考察
- ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
- ビアプログラマブルASICアーキテクチャVPEX3の面積と遅延評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
- 悪意ある攻撃から機密情報を守る耐タンパLSI設計手法(ディペンダブルコンピューティングシステム及び一般)
- 悪意ある攻撃から精密情報を守る耐タンパLSI設計手法(ディペンダブルコンピューティングシステム及び一般)
- 改良リングオシレータPUFのFPGA実装とその評価(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- 改良リングオシレータPUFのFPGA実装とその評価(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- 改良リングオシレータPUFのFPGA実装とその評価(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- 上流設計工程でのサイドチャネル攻撃に対する耐タンパ検証手法とその評価
- 統計補正処理を用いた経路選択リングオシレータPUFとその実装評価
- ビア信頼性を考慮した電源配線最適化手法(VLSI設計技術とCAD)
- 多重化ユニットを用いた物理的複製不可能関数とその実装評価
- 悪意ある攻撃から機密情報を守る耐タンパLSI設計手法
- ビアプログラマブルロジックVPEXのソフトエラー率の検討(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
- 多重化ユニットを用いた物理的複製不可能関数とその実装評価
- 統計補正処理を用いた経路選択リングオシレータPUFとその実装評価
- 上流設計工程でのサイドチャネル攻撃に対する耐タンパ検証手法とその評価
- ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価(電力/電源解析,システムオンシリコンを支える設計技術)
- アントコロニー最適化手法の専用ハードウェアの設計と評価
- C-12-32 連想メモリを用いたハードウェアトロイ監視回路についての検討(LSIアーキテクチャ,C-12. 集積回路,一般セッション)
- C-014 対策回路に対するハードウェアトロイの検討(LSI システムと設計技術,C分野:ハードウェア・アーキテクチャ)
- C-013 実装方式の違いによるフォールト攻撃に対する耐性評価(LSI システムと設計技術,C分野:ハードウェア・アーキテクチャ)
- トリプルDES回路に組み込まれたハードウェアトロイの試作とその検知手法の検討(応用システム,デザインガイア2012-VLSI設計の新しい大地-)
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価(配置配線,デザインガイア2012-VLSI設計の新しい大地-)
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価(配置配線,デザインガイア2012-VLSI設計の新しい大地-)
- 複数エラーの鍵値推定に基づくフォールト解析
- [招待講演]耐タンパ暗号回路のLSI設計手法
- フォールト解析対策回路を対象としたハードウェアトロイの実装と評価(ディペンダブル(2),システムオンシリコンを支える設計技術)
- ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価
- トリプルDES回路に組み込まれたハードウェアトロイの試作とその検知手法の検討
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価