複数エラーの鍵値推定に基づくフォールト解析
スポンサーリンク
概要
- 論文の詳細を見る
近年,スマートカードなどの携帯型デバイスに個人情報等を保管して,認証などに利用するシステムが広く普及している.これらは,暗号回路を搭載して情報を守っているが,攻撃者が自由にデバイスを操作できるため,フォールト解析などの攻撃の脅威が指摘されている.フォールト解析は,故意に故障(フォールト)を引き起こし,その出力を解析することで回路の内部状況を推定する攻撃手法である.不正クロックによるフォールトは,発生が容易であるが,回路全体が反応するため解析は困難であった.本研究は,このフォールトが少数ビットに偏りやすいという特性を利用したもので,フォールトの発生箇所や個数が不明でも解析を可能とする解析手法を提案し,不正クロックによるフォールトを解析可能にしたものである.さらに,FPGA上に攻撃実験を行う環境を構築し,攻撃シミュレーションを行うことで本手法による解析が有効であることを確認した.
- 2012-09-14
著者
関連論文
- アントコロニー最適化手法の専用ハードウェアの設計と評価(「Webインテリジェンス」及び一般)
- LC-007 アントコロニー最適化アルゴリズム専用ハードウェア(ハードウェア・アーキテクチャ)
- プログラマブルロジックePLXの自動マッピングツールの開発とローカルアーキテクチャ検討(リコンフィギャラブルシステム1,デザインガイア2007-VLSI設計の新しい大地を考える研究会)
- ビアプログラマブルデバイスVPEXのチップ評価とDES暗号回路実装の検討(暗号処理回路,システムオンシリコンを支える設計技術)
- ビアプログラマブルロジックデバイスVPEXにおける自動配置ツールの開発と性能評価(学生・若手研究会)
- C-007 GAを用いたフロアプラン専用エンジンの設計と試作(C分野:ハードウェア・アーキテクチャ)
- A-004 ウイルス進化論を用いた経路探索システムの開発と実装(A分野:モデル・アルゴリズム・プログラミング)
- ビアプログラマブルデバイスVPEXの配線遅延評価(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
- ビアプログラマブルデバイスに最適な基本論理ゲートアーキテクチャの検討(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
- ビアプログラマブルデバイスVPEXのロジックアレイブロックと配線アーキテクチャの検討(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
- ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地-)
- ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地)
- 回路シミュレーション高速化のためのハードウエアアルゴリズムの一実現
- FPGAを用いた回路シミュレーション高速化の一検討(システムオンシリコン設計技術並びにこれを活用したVLSI)
- FPGAを用いた回路シミュレーション高速化の一検討(システムオンシリコン設計技術並びにこれを活用したVLSI)
- ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
- ビアプログラマブルASICアーキテクチャVPEX3の面積と遅延評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
- 改良リングオシレータPUFのFPGA実装とその評価(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- 改良リングオシレータPUFのFPGA実装とその評価(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- 改良リングオシレータPUFのFPGA実装とその評価(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- ビア信頼性を考慮した電源配線最適化手法(VLSI設計技術とCAD)
- ビアプログラマブルロジックVPEXのソフトエラー率の検討(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
- ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価(電力/電源解析,システムオンシリコンを支える設計技術)
- C-12-32 連想メモリを用いたハードウェアトロイ監視回路についての検討(LSIアーキテクチャ,C-12. 集積回路,一般セッション)
- C-014 対策回路に対するハードウェアトロイの検討(LSI システムと設計技術,C分野:ハードウェア・アーキテクチャ)
- C-013 実装方式の違いによるフォールト攻撃に対する耐性評価(LSI システムと設計技術,C分野:ハードウェア・アーキテクチャ)
- トリプルDES回路に組み込まれたハードウェアトロイの試作とその検知手法の検討(応用システム,デザインガイア2012-VLSI設計の新しい大地-)
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価(配置配線,デザインガイア2012-VLSI設計の新しい大地-)
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価(配置配線,デザインガイア2012-VLSI設計の新しい大地-)
- 複数エラーの鍵値推定に基づくフォールト解析
- [招待講演]耐タンパ暗号回路のLSI設計手法
- フォールト解析対策回路を対象としたハードウェアトロイの実装と評価(ディペンダブル(2),システムオンシリコンを支える設計技術)
- ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価
- トリプルDES回路に組み込まれたハードウェアトロイの試作とその検知手法の検討
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価
- ビアプログラマブルロジックVPEXの配置配線ツールを用いた性能評価