設計者の協調的介入を受理するディレイ最適化自動設計システムと高速RISCチップ設計への適用
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概要
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コンピュータの核となるプロセッサチップそのものは、性能の向上と、機能の充実を求めてたえまなく改良が行われている。これらのチップの設計にはデバイスの性能を極限まで引き出すことによって高性能化を実現することが要求され、場合によってはデバイス技術の開発と並行してチップ開発が進むこともある。以下では、120MHz、280万トランジスタを集積した高速、大規模RISCプロセッサ(H__-itachi A__-dvanced R__-ISC P__-rocessor 1)の設計に際して開発したDAシステムについて、開発期間の短縮を狙いとする、論理とディレイの並行検証、インクリメンタルレイアウト方式、および、きめ細かいディレイ制御を可能とするために、ブロックの位置・形状、配線順序、配線層、配線幅等の項目をアクセプトし設計者の意図を反映したレイアウトを行うタイミングドリブン配置配線のアルゴリズムについて述べる。
- 社団法人電子情報通信学会の論文
- 1995-12-15
著者
-
寺井 秀一
立命館大学総合理工学研究機構
-
源馬 和寿
日立製作所汎用コンピュータ事業部
-
寺井 秀一
立命館大学理工学研究科
-
寺井 秀一
立命館大学
-
長尾 葉介
日立製作所汎用コンピュータ事業部
-
佐藤 康夫
日立製作所デバイス開発センタ
-
佐藤 康夫
(株)日立製作所マイクロデバイス事業部:東京都立大学大学院工学研究科:(現)(株)半導体理工学研究センター
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