同期式設計から変換されたQDI回路のテスト生成法(テスト生成・レスト容易化設計,VLSI設計とテスト及び一般)
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概要
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Quasi-Delay-Insensitive (QDI)設計は非同期式回路の現実的な実現手法の一つとして注目されている.本稿で対象にする同期式回路から変換されたQDI回路は,ラッチ,組合せ論理,および完了検出器から構成されている.これらの構成要素には状態を持つ回路素子であるC素子が用いられており,さらに回路中にハンドシェイクのためのフィードバックが存在するため,テスト生成が困難である.本稿ではテスト生成を困難にしている問題を分類し,それぞれに対する対策を講じることで,既存のテスト生成ツールでのテスト生成高速化および故障検出率の向上を図る.
- 2012-02-06
著者
-
中島 康彦
奈良先端科学技術大学院大学
-
村田 絵理
奈良先端科学技術大学院大学
-
中島 康彦
富士通(株)
-
大竹 哲史
大分大学:科学技術振興機構crest
-
内田 行紀
奈良先端科学技術大学院大学
-
大竹 哲史
大分大学
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