リング接続を利用しデータ移動を最小限にするアクセラレータの提案(計算機アーキテクチャー, FPGA応用及び一般)

概要

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我々は、画像処理や科学技術計算に向けて、LAPP等のループイタレーション間に依存関係が無い命令列を写像して高速実行するアクセラレータを提案してきた。しかし、LAPPは単一メモリ構造のため、ストアデータ伝播距離が長い、バスの本数が多いなどの問題点があり、電力効率の向上を妨害している。本論文では、メモリ参照命令の写像の自由度をさらに向上させるとともに、メモリ上のデータの移動を最小限に抑えるために各演算器とシングルポートメモリを組にした構造をリンク接続し、従来、最内ループの完了と同時にメモリ内容の入れ替えが必要であった従来の実行方法から命令写像をローテーションする方法に変更することでメモリ内容の入れ替えを最小限に抑える仕組みを提案する。本提案されるアクセラレータ構造により、メモリデータを演算器に供給するためのデータパスを大幅に削減するだけでなく、同じプロクラムでも、LAPPと比較して、演算器アレイの段数と伝播レジスタを削減できる。更に提案されるアクセラレータの高性能化と低電力化も実現できると考えられる。
2013-01-09