低電力アクセラレータCMA-1におけるウェーブパイプラインの適用(デバイスアーキテクチャ)
スポンサーリンク
概要
- 論文の詳細を見る
CMA-1はチップサイズ2.1mm×4.2mmで65nmCMOSプロセスで製造され、レジスタを持たないデータ幅24ビットのPEを8×8の64個もつ組合せ回路で構成されるPEアレイと、データアクセスを制御するマイクロコントローラを持つ。これに大域的クロックゲーティングやDVFSを適応することで低電力で動作させることが可能である。今回このCMAにウェーブパイプラインを適用したときの電力性能の改善について報告する。PEアレイヘの供給電圧を下げたときに増加する遅延時間を利用して、マイクロコントローラの制御によりPEアレイにウェーブパイプラインを適用する。これにより、PEアレイヘの供給電圧を下げたときの、電力性能の下降を緩やかにした。
- 2011-09-19
著者
-
池淵 大輔
慶應義塾大学
-
宇佐美 公良
芝浦工業大学
-
並木 美太郎
東京農工大学
-
近藤 正章
電気通信大学
-
天野 英晴
慶應義塾大学
-
天野 英晴
慶應義塾大学理工学部情報工学科
-
安田 好宏
慶應義塾大学理工学研究科
-
中村 宏
東京大学
-
宇佐美 公良
株式会社 東芝 セミコンダクター社
-
宇佐美 公良
芝浦工業大学工学部
-
木村 優之
慶應義塾大学情報工学科
-
宇佐美 公良
芝浦工業大学情報工学科
-
近藤 正章
筑波大学電子・情報工学系:(現)東京大学先端科学技術研究センター
-
天野 英晴
慶應義塾大学理工学部
-
小崎 信明
慶應義塾大学理工学部
-
宇佐美 公良
芝浦工業大学工学部情報工学科
-
宇佐美 公良
芝浦工業大学工学情報工学科
-
中村 宏
東京大学工学部電気工学科
-
齊藤 貴樹
慶應義塾大学
-
並木 美太郎
東京農工大学工学部電子情報工学科
-
斉藤 貴樹
慶應義塾大学理工学部
-
小崎 信明
慶應義塾大学理工学研究科
-
中村 宏
東京大学工学部
-
小崎 信明
慶應義塾大学大学院理工学研究科
関連論文
- MIPS R3000プロセッサにおける細粒度動的スリープ制御の実装と評価(計算機システム)
- 5K-7 省電力MIPSプロセッサコア評価のための計算機システムのFPGAによる試作(マルチスレッドと省電力,学生セッション,アーキテクチャ)
- ハイパフォーマンスコアとローパワーコアの組み合わせにおける細粒度動的スリープ制御の実装と評価(組込みシステムプラットフォーム)
- 細粒度パワーゲーティングを適用した汎用マイクロプロセッサGeyser-1 (集積回路)
- ランタイムパワーゲーティングを適用したMIPS R3000プロセッサの実装設計と評価(低消費電力化技術)
- 低エネルギーを目的とした大規模リコンフィギャラブルプロセッサアレイSMAの予備評価(リコンフィギャラブルアーキテクチャ,デザインガイア2008-VLSI設計の新しい大地)
- 省電力MIPSプロセッサにおけるOSの試作とシミュレーションによる電力評価(セッション7:資源管理)
- 性能予測モデルの学習と実行時性能最適化機構を有する省電力化スケジューラ(省電力方式)
- MIPS R3000プロセッサにおける細粒度動的スリープ制御の実装と評価(低消費電力)
- 多様な資源を事前予約で同時確保するためのグリッドコアロケーションシステムフレームワークGridARS(グリッド)
- スーパースカラプロセッサにおける細粒度動的スリープ制御の実装と評価(低消費電力,集積回路とアーキテクチャの協創〜どう繋ぐ?どう使う?マルチコア〜)
- スーパースカラプロセッサにおける細粒度動的スリープ制御の実装と評価(集積回路とアーキテクチャの協創 : どう繋ぐ?どう使う?マルチコア)
- MIPS R3000における細粒度動的スリープ方式の提案(集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-)
- MIPS R3000における細粒度動的スリープ方式の提案(低消費電力化技術(1),集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-)
- MTCMOS回路を利用したオンチップ・リークモニタによるランタイム・パワーゲーティング回路の損益分岐点予測 (VLSI設計技術)
- パワーゲーティングの実装方式がエネルギー削減効果に与える影響の解析 (VLSI設計技術)
- ランタイムパワーゲーティングを適用した低電力乗算器の設計試作及び実測による性能評価(低消費電力回路,システムオンシリコンを支える設計技術)
- A-3-2 低電圧パワーゲーティング回路の遅延ばらつき解析(A-3.VLSI設計技術,一般セッション)
- D-6-4 命令レベル並列アーキテクチャを有するCPUにおけるパワーゲーティングの有効性に関する研究(D-6. コンピュータシステムA(アーキテクチャ),一般セッション)
- A-3-6 CPUデータパスの動的スリープ制御技術(A-3.VLSI設計技術,一般講演)
- MIPS R3000プロセッサにおける細粒度動的スリープ制御の実装と評価
- 革新的電源制御による超低消費電力高性能システムLSIの構想(集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-)
- 革新的電源制御による超低消費電力高性能システムLSIの構想(低消費電力化技術(2),集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-)
- A-3-1 太L-パワースイッチが消費電力と遅延に及ぼす影響(A-3.VLSI設計技術,一般セッション)
- A-3-3 スタティックタイミング解析を可能にするパワースイッチの時間的共有化手法(A-3.VLSI設計技術,一般セッション)
- パワーゲーティングを適用した動的リコンフィギャラブルプロセッサの設計と評価(デバイスアーキテクチャ)
- ランタイムパワーゲーティングを適用した回路での検証環境と電力見積もり手法の構築(低消費電力化技術)
- 走行時パワーゲーティングを適用した低消費電力乗算器の試作による電力評価(電源制御,パワーゲーティング,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 走行時パワーゲーティングを適用した低消費電力乗算器の試作による電力評価(電源制御,パワーゲーティング, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- コア温度情報を用いたOSによる細粒度パワーゲーティング制御方式の設計
- エラー検出・再送機能を備えた低消費電力オンチップルータの設計
- ハイパフォーマンスコアとローパワーコアの組み合わせにおける細粒度動的スリープ制御の実装と評価(組込みシステムプラットフォーム)
- ハイパフォーマンスコアとローパワーコアの組み合わせにおける細粒度動的スリープ制御の実装と評価(組込みシステムプラットフォーム)
- CMPにおけるオンチップルータの細粒度パワーゲーティングの評価
- 細粒度パワーゲーティングを制御するOSの資源管理方式
- 細粒度パワーゲーティングを制御するOSの資源管理方式
- 細粒度パワーゲーティングを適用した汎用マイクロプロセッサGeyser-1
- 細粒度パワーゲーティングを適用した汎用マイクロプロセッサGeyser-1
- 省電力MIPSプロセッサを実現するFPGAにおけるOSの開発と評価
- 細粒度Power Gatingを適用したVLIW型プロセッサの実装と評価
- NoCのための多電源可変パイプラインルータ
- MTCMOS回路を利用したオンチップ・リークモニタによるランタイム・パワーゲーティング回路の損益分岐点予測(低電力設計と回路設計技術,システムオンシリコンを支える設計技術)
- ランタイムパワーゲーティングを適用したMIPS R3000プロセッサの実装設計と評価(低消費電力化技術)
- ランタイムパワーゲーティングを適用したMIPS R3000プロセッサの実装設計と評価(低消費電力化技術)
- ランタイムパワーゲーティングを適用したMIPS R3000プロセッサの実装設計と評価(低消費電力化技術)
- MTCMOS回路を利用したオンチップ・リークモニタの設計と評価(システムオンシリコン設計技術並びにこれを活用したVLSI)
- MTCMOS回路を利用したオンチップ・リークモニタの設計と評価(システムオンシリコン設計技術並びにこれを活用したVLSI)
- MIPS R3000プロセッサにおける細粒度動的スリープ制御の実装と評価(低消費電力)
- ランタイムパワーゲーティングを適用した回路での検証環境と電力見積もり手法の構築(低消費電力化技術)
- ランタイムパワーゲーティングを適用した回路での検証環境と電力見積もり手法の構築(低消費電力化技術)
- ランタイムパワーゲーティングを適用した回路での検証環境と電力見積もり手法の構築(低消費電力化技術)
- 細粒度パワーゲーティングにおける損益分岐時間の温度依存性モデルと温度適応型制御(回路最適化技術,システム設計及び一般)
- マイクロプロセッサ内の演算器に対する適応型パワーゲーティング
- マイクロプロセッサ内の演算器に対する適応型パワーゲーティング
- 省電力MIPSプロセッサコア評価のための計算機システムのFPGAによる試作
- 省電力MIPSプロセッサコア評価のための計算機システムのFPGAによる試作
- 動的リコンフィギャラブルプロセッサMuCCRAの低消費電力化(リコンフィギャラブルプロセッサ,リコンフィギャラブルシステム,一般)
- ランタイムパワーゲーティングを適用した乗算器を用いた消費電力に影響する要因の解析(低消費電力/耐ノイズ・ばらつき設計(2),システムオンシリコン設計技術並びにこれを活用したVLSI)
- ランタイムパワーゲーテリングを適用した乗算器を用いた消費電力に影響する要因の解析(低消費電力/耐ノイズ・ばらつき設計(2),システムオンシリコン設計技術並びにこれを活用したVLSI)
- 走行時パワーゲーティングを適用した低消費電力乗算器の物理設計と試作(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- 走行時パワーゲーティングを適用した低消費電力乗算器のアーキテクチャ設計(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- 走行時パワーゲーティングを適用した低消費電力乗算器の物理設計と試作(高速化/低消費電力化II,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 走行時パワーゲーティングを適用した低消費電力乗算器のアーキテクチャ設計(高速化/低消費電力化II,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 走行時パワーゲーティングを適用した低消費電力乗算器の物理設計と試作(高速化/低消費電力化II,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 走行時パワーゲーティングを適用した低消費電力乗算器のアーキテクチャ設計(高速化/低消費電力化II,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- A-3-8 動的スリープ制御方式の実装と解析(A-3.VLSI設計技術,一般講演)
- パワーゲーティングの実装方式がエネノレギー削減効果に与える影響の解析(低電力設計と回路設計技術,システムオンシリコンを支える設計技術)
- ハイパフォーマンスコアとローパワーコアの組み合わせにおける細粒度動的スリープ制御の実装と評価 (計算機アーキテクチャ 組込みシステム)
- 動的リコンフィギャラブルプロセッサにおける、2電源電圧の動的な割り当てによる電力削減機構の実装(低消費電力設計,FPGA応用及び一般)
- 動的リコンフィギャラブルプロセッサにおける、2電源電圧の動的な割り当てによる電力削減機構の実装(低消費電力設計,FPGA応用及び一般)
- 動的リコンフィギャラブルプロセッサにおける、2電源電圧の動的な割り当てによる電力削減機構の実装(低消費電力設計,FPGA応用及び一般)
- A-1-6 COMET II-CPUのパイプライン設計と評価(A-1.回路とシステム,一般講演)
- D-18-4 2電源電圧手法による動的リコンフィギャラブル・プロセッサの低消費電力化(D-18. リコンフィギャラブルシステム,一般セッション)
- 細粒度パワーゲーティングを制御するOSの資源管理方式
- 細粒度パワーゲーティングを制御するOSの資源管理方式
- 5L-5 省電力を目的としたOSによる細粒度パワーゲーティング制御方式の研究(組込みOS,学生セッション,アーキテクチャ,情報処理学会創立50周年記念)
- MTCMOS回路の遅延時間モデリングと静的タイミング解析への応用手法(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- MTCMOS回路の遅延時間モデリングと静的タイミング解析への応用手法(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- A-3-5 仮想グランド線長を考慮したMTCMOS回路の遅延時間解析(A-3. VLSI設計技術, 基礎・境界)
- 超低電圧領域における最適加算器アーキテクチャの検討(低電力設計,デザインガイア2010-VLSI設計の新しい大地-)
- 超低電圧領域における最適加算器アーキテクチャの検討(低電力設計,デザインガイア2010-VLSI設計の新しい大地-)
- サブスレッショルド領域での動作に向けたレべルシフタ回路構造の検討(性能及び製造性考慮物理設計,システムオンシリコンを支える設計技術)
- マイクロプロセッサ内の演算器に対する適応型パワーゲーティング
- 細粒度パワーゲーティングを適用した汎用マイクロプロセッサ Geyser-1
- マイクロプロセッサ内の演算器に対する適応型パワーゲーティング
- オンチップ・リークモニタの65nmプロセスでの実装設計と評価(低消費電力回路,システムオンシリコンを支える設計技術)
- 動的なスイッチング情報を用いたパワーゲーティング回路向け高精度遅延時間解析法の提案(論理設計2,デザインガイア2010-VLSI設計の新しい大地-)
- 動的なスイッチング情報を用いたパワーゲーティング回路向け高精度遅延時間解析法の提案(論理設計2,デザインガイア2010-VLSI設計の新しい大地-)
- 省電力MIPSプロセッサコア評価のための計算機システムのFPGAによる試作
- 省電力MIPSプロセッサコア評価のための計算機システムのFPGAによる試作
- A-3-10 スタティックタイミング解析を可能にするパワースイッチ共有化手法(A-3. VLSI設計技術,一般セッション)
- A-3-11 パワーゲーティング手法によるCPUのレジスタファイルの消費電力低減化技術(A-3. VLSI設計技術,一般セッション)
- 超低電力アクセラレータSLD(Silent Large Datapath)の実機評価(FPGAアクセラレーター,FPGA応用及び一般)
- 超低電力アクセラレータSLD(Silent Large Datapath)の実機評価(FPGAアクセラレーター,FPGA応用及び一般)
- 超低電力アクセラレータSLD(Silent Large Datapath)の実機評価(FPGAアクセラレーター,FPGA応用及び一般)
- 超低電力アクセラレータSLD(Silent Large Datapath)の提案(FPGAアクセラレーター,FPGA応用及び一般)
- 超低電力アクセラレータSLD(Silent Large Datapath)の提案(FPGAアクセラレーター,FPGA応用及び一般)
- 超低電力アクセラレータSLD(Silent Large Datapath)の提案(FPGAアクセラレーター,FPGA応用及び一般)
- 低電力アクセラレータSLD-1におけるアプリケーションプログラムの最適化(低消費電力化)
- 低電力アクセラレータCMA-1におけるウェーブパイプラインの適用(デバイスアーキテクチャ)