走行時パワーゲーティングを適用した低消費電力乗算器の物理設計と試作(高速化/低消費電力化II,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
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概要
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本稿では、走行時パワーゲーティング方式を32bit乗算器に適用した際のリーク電力低減効果、遅延時間への影響、ウェイクアップ時の遅延時間への影響を示す。本方式では被演算数の大きさに着目し、片方、もしくは両方の被演算数が16bit以下の大きさであれば、動的にパワーゲーティングを行い、演算に使用しない回路部分でのリーク電力を低減する。この回路についてASPLA90nmプロセスにて設計、試作を行った。レイアウトから抽出したデータをもとにシミュレーション評価した結果、室温状態での消費電力は走行中で最大約56%、待機中で約24%低減可能であることが分かった。走行時パワーゲーティングの適用によって遅延時間は約18%減少し、ウェイクアップ時には遅延時間が約21%増大した。
- 社団法人電子情報通信学会の論文
- 2006-11-23
著者
-
大久保 直昭
芝浦工業大学
-
香嶋 俊裕
芝浦工業大学
-
白井 利明
芝浦工業大学
-
宇佐美 公良
芝浦工業大学
-
武田 清大
芝浦工業大学
-
宇佐美 公良
芝浦工業大学工学部
-
武田 清大
東京大学大学院
-
武田 清大
東京大学工学系研究科先端学際工学専攻
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