走行時パワーゲーティングを適用した低消費電力乗算器のアーキテクチャ設計(高速化/低消費電力化II,デザインガイア2006-VLSI設計の新しい大地を考える研究会)

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概要

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近年、集積回路の微細化により、リーク電力が急増している。消費電力を低減するためにはダイナミック電力、待機時リーク電力だけでなく、動作時リーク電力を低減することが重要になる。本稿では、32bit×32bit乗算器において、被演算データに対して上位16bitのオールゼロ検出を行うことにより、細粒度でのパワーゲーティングを行う動作時スリープ方式を提案し、設計を行った。また、シミュレーションによる乗算命令におけるオペランドの値の解析を行った。解析を行った結果、32bit×32bitの全ての桁を使う場合は少なく、被演算データがともに上位16bitがオールゼロ、または片方がオールゼロとなる頻度が多いことが明らかとなった。
社団法人電子情報通信学会の論文
2006-11-23

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