走行時パワーゲーティングを適用した低消費電力乗算器の試作による電力評価(電源制御,パワーゲーティング,VLSI回路,デバイス技術(高速,低電圧,低消費電力))

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概要

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走行時パワーゲーティングを32bit乗算器に適用した試作チップを用いて、動的なスリープ制御による消費電力の変化を実測により示す。用いた試作チップは走行時パワーゲーティングの適用回路と非適用回路を1チップに実装し、電源を分けることによりそれぞれの電力計測が可能なものである。適用回路と非適用回路のそれぞれで消費電力を実測し、評価を行なった。適用回路で実測した結果、乗算器の動作時においてはリーク電力が最大24%、乗算を行わない待機状態においては、乗算アレイ全体スリープにより58%の低減効果を得られることがわかった。最高動作周波数は、常に乗算アレイ全体を動作させた場合と乗算アレイの一部分がスリープとアクティブを繰り返す動作をさせた場合のどちらも175MHzであった。ウェイクアップによるクリティカルパス遅延への影響は現れず、隠蔽される結果となった。
社団法人電子情報通信学会の論文
2007-08-16

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